成都信息工程学院数电复习

1、EXITEXIT数字电路与逻辑设计电子实验中心 复习 2014年12月EXITEXIT 第二章第二章不同数制间的转换不同数制间的转换 题题2-12-1 将下列十进制数转换成二进制数将下列十进制数转换成二进制数（2）（54.369）10 =（110110.01011）2整数：除基取余整数：除基取余小数：乘基取整小数：乘基取整 题题2-2 2-2 将下列二进制数转换成十进制数将下列二进制数转换成十进制数（2）（11001.01）2= 16+8+1+0.25=（25.25）10按位权展开求和按位权展开求和掌握：掌握： EXITEXIT 题题2-32-3 将下列二进制数转换成八进制数和十六进制数将下列

2、二进制数转换成八进制数和十六进制数从从小数点小数点开始，开始，三位一组三位一组，不足三位加，不足三位加0 0补位，补位，按顺序写出各组对应的按顺序写出各组对应的八八进制数。进制数。（2）（）（110 110 001.110 01）2 = （661.62）8（2）（）（1 1011 0001.1100 1）2 = （1B1.C8）16从从小数点小数点开始，开始，四位一组四位一组，不足四位加，不足四位加0 0补位，补位，按顺序写出各组对应的按顺序写出各组对应的十六十六进制数。进制数。 题题2-42-4 将下列十六进制数转换成二进制数、八进制数和十进制数。将下列十六进制数转换成二进制数、八进制数和十

3、进制数。（2）（）（AB4.0C1）16 =（101,010,110,100.000,011,000,001）2 = (5264.0301)8EXITEXIT832101234(5264.0301)5 82 86 84 80 83 80 81 8 题题2-52-5 将下列二进制数转换成八进制数和十进制数。将下列二进制数转换成八进制数和十进制数。（2）（）（100 110 101.101 01）2 = （465.52）8 82101210(465.52)4 86 85 85 82 82564850.6250.03125(309.65625) EXITEXIT 题题2-62-6 将下列十进制数转换

4、成将下列十进制数转换成8421BCD8421BCD码、码、5421 BCD5421 BCD码和余三码和余三BCDBCD码码（2）（）（167.358）10 =（000101100111.001101011000）8421BCD = (000110011010.001110001011)5421BCD =(010010011010.011010001011)余三余三BCD码码常用编码（常用编码（84218421码、码、54215421码、余码、余3 3码）码）二进制码与格雷码的相互转换二进制码与格雷码的相互转换 37.187510= _16=_8421BCD =_格雷码格雷码37.187510=

5、 100101.00112= 25.316 =00110111.00011000011101018421BCD EXITEXIT表 四位二进制数与四位格雷码的对照关系十进制十进制二进制数二进制数格雷码格雷码0 000000000000000001 100010001000100012 200100010001100113 300110011001000104 401000100011001105 501010101011101116 601100110010101017 701110111010001008 810001000110011009 910011001110111011010101

6、0101011111111111110111011111011101212110011001010101013131101110110111011141411101110100110011515111111111000100037.187510= _格雷码格雷码 = 00100100.0001110001000111格雷码格雷码二进制码转换成格雷码：二进制码转换成格雷码：33223112001GBGBBGBBGBBEXITEXIT若X=+11010，则 X原 =_，-X补 = _。(假设字长为8bit) 0001101011100110 第三章第三章BABAYBAABY基本逻辑运算：与、或、非

7、；基本逻辑运算：与、或、非；与非、或非、与或非、异或、同或与非、或非、与或非、异或、同或掌握：掌握： 题型：题型： 填空题填空题 20分；单选题分；单选题10分，共分，共30分。分。 EXITEXIT逻辑代数的基本公式和运算规则逻辑代数的基本公式和运算规则 EXITEXIT逻辑函数及其表示方法逻辑函数及其表示方法 真值表真值表 逻辑代数式逻辑代数式 卡诺图卡诺图逻辑图逻辑图波形图波形图 最大项、最小项、任意项、最大项、最小项、任意项、无关项、约束项无关项、约束项 EXITEXIT逻辑函数的公式化简逻辑函数的公式化简 逻辑函数的卡诺图化简（含无关项）逻辑函数的卡诺图化简（含无关项） 重点：重点：

8、 题型：题型： 函数化简，卡诺函数化简，卡诺图化简，图化简， 1212分分EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-23-2用真值表验证下列表达式用真值表验证下列表达式（4）解：解：1ABAB 题题3-33-3公式化简成最简与或式。公式化简成最简与或式。（5）解：解：()YA BCBCADBDEBCD()YA BCBCADBDEBCDABCBCADBDEBCDABCADBDEBCDABCDBDEABCDEXIT 逻辑代数基础逻辑代数基础EXIT（8）解：解： 题题3-43-4（3）()()()YABD CEABDCE证明下列恒等式。证明下列恒等式。 A B CABCABBCAC()(

9、)()()()()()()YABD CEABDCEABD CEABDCEABDCEABDCECE+()()()()A B CABCABBCACABBCAC ACABBCA BCB CAC ABABCBACCABAABCBABCCABCABCABCABCABCA B CABC右EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-5 3-5 根据反演规则求出下列逻辑函数的反函数。根据反演规则求出下列逻辑函数的反函数。 YABCDCDAB（2）()+()YAB CD C D AB解：解：AB+ABABABYAB（）（4）解：解： A+B (A+B)+(A+BA+B()YAB（） （） 题题3-6 3

10、-6 根据对偶规则，求出下列逻辑函数的对偶式。根据对偶规则，求出下列逻辑函数的对偶式。 CADBCAY)(（1）() YACBDAC解：解：（4）解：解：ACBABABAY() () ()YABABABACEXIT 逻辑代数基础逻辑代数基础EXIT( , ,)()(3,4,6)(0,1,2,5,7)F A B C DAC ACBCACABCACABCABCABCABCmM（2）（A+C ）(A+C )(B+C )=(A C +AC )(B+C )=ABC( , ,)F A B C DABCDABCABBCBD（3）(4,6,7,12,13,14,15)(0,1,2,3,5,8,9,10,11)

11、ABCDABCABBCBDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDmM 题题3-7 3-7 写出函数的最小项表达式和最大项表达式写出函数的最小项表达式和最大项表达式 。EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-3 3-3 用逻辑代数的基本公式和定律将下列逻辑函数式化简为用逻辑代数的基本公式和定律将下列逻辑函数式化简为 最简与或表达式。最简与或表达式。 （3）解：解：（7）解：解： 题题3-83-8（3）AC+AD+BC+BD+BCE=+AD+BC+BD=+D+BC=+D+BCYABABABABAB（）()

12、()YAB CDACDAC AD()CD ABAACDCDACDCDCD用卡诺图化简将下列逻辑函数为最简与或表示式：用卡诺图化简将下列逻辑函数为最简与或表示式： YABADBDBC DABCDEXIT 逻辑代数基础逻辑代数基础EXIT（3）解：解：（8）YABADBDBC DABCDYBCBDAB)151413320()12119861 ()(，dmDCBAFYACBDBCDEXIT 逻辑代数基础逻辑代数基础EXIT（10）解：解：0ACBCDDCCBADCACDBAY( , , ,)Y A B C DDAB（5）()()YACDCD ABAC CDYACDACDBCDACDCDCDEXIT

13、逻辑代数基础逻辑代数基础EXIT解：解：)1413121110()8643210()(，dmDCBAF（5）( , , ,)()()F A B C DBD AD 题题3-93-9用卡诺图化简将下列逻辑函数为最简用卡诺图化简将下列逻辑函数为最简或与或与表示式：表示式： ()(2,3,4,6,7)(10,11,12,13,14,15)F ABCDMD， ， ，（4）EXIT 逻辑代数基础逻辑代数基础EXIT解：解：( , , ,)()F A B C DC BD（2）解：解：()()()()YABCABD BCD ABCD( , , ,)()()Y A B C DAB BDEXIT 逻辑代数基础逻辑

14、代数基础EXIT 题题3-103-10 用卡诺图判别逻辑函数用卡诺图判别逻辑函数Y和和Z之间的关系：之间的关系： CBACABY（1）CBCABAZYZ解：解：EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-113-11（1）已知下列逻辑函数，试用卡诺图分别求出已知下列逻辑函数，试用卡诺图分别求出 21YY 21YY 21YY 和和 CBACBACBAABCYCBACBABCAY21121212YYBCY YABCYYABC解：解：EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-123-12 列出真值表，写出函数的标准与或式。列出真值表，写出函数的标准与或式。（1）某四变量逻辑函数，其

15、中变量A、B、C、D为表示1位十进制数X的8421BCD码，当X为奇数时，逻辑函数Y为0；否则Y为1。XABCDY000001100010200101300110401001501010601101701110810001910010伪码101010111100110111101111(0,2,4,6,8)(10,11,12,13,14,15)YmdEXIT 逻辑代数基础逻辑代数基础EXIT 题题3-123-12 列出真值表，写出函数的标准与或式。列出真值表，写出函数的标准与或式。（2）X为输入变量，Y为输出函数。X输入为4位二进制数，Y输出也为4位二进制数。当X8时，YX1；当X8时，YX1

16、。(7,9,10,11,12,13,14,15)(3,4,5,6,8,13,14,15)(1,2,5,6,8,11,12,15)(0,2,4,6,8,10,12,14)EmFmYGmHmXYABCDEFGH00000001000100100010001100110100010001010101011001100111011110001000011110011000101010011011101011001011110111001110110111111110EXIT 逻辑代数基础逻辑代数基础EXIT 题题3-133-13 写出函数的表达式写出函数的表达式,列出真值表。列出真值表。解：解：&am

17、p;Y1ABC1&1Y21YABC2()()YABABCABABCABABCABCABACBCABCY1Y20000000110010100110110010101011100111111EXITEXIT 第四章第四章VHDL的基本结构的基本结构（实体、结构体、库、包、配置） VHDLVHDL的数据对象的数据对象(常量、变量及信号) VHDLVHDL的常用数据类型的常用数据类型（位、位矢量、标准逻辑位、整数） VHDLVHDL的基本语句的基本语句（进程、if语句、case语句）真值表、原理图、真值表、原理图、逻辑函数的逻辑函数的 VHDL描述方法描述方法 掌握：掌握： EXIT重点：重

18、点： 数据选择器、译码器、移位寄存器、计数器和数据选择器、译码器、移位寄存器、计数器和触发器的书中源代码。触发器的书中源代码。 题型：题型： 分析或完善分析或完善VHDLVHDL代码，画实体框图，说明实现的功能。代码，画实体框图，说明实现的功能。6 6分分 EXIT1. 用用VHDL语言描述语言描述3-8线译码器线译码器nlibrary ieee;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity decoder38 isnport(inp:in std_logic_vector(2 downto 0);n

19、 outp:out std_logic_vector(7 downto 0);nend entity decoder38;narchitecture art4 of decoder38 isnbeginnprocess(inp)EXITbegin case inp is when 000=outpoutpoutpoutpoutpoutpoutpoutpoutpled7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 =0000000; -不显示 end case; end process;end behv;EXIT3. 用用VHDL语言描述语

20、言描述4选选1数据选择器数据选择器library ieee;use ieee.std_logic_1164.all;entity mux41 is port (inp: in std_logic_vector(3 downto 0); a,b:in std_logic; y:out std_logic);end entity mux41;architecture art of mux41 is signal sel:std_logic_vector(1 downto 0); Begin EXIT sel=b&a; process(inp,sel) is begin if (sel=00

21、) then y=inp(0); elsif (sel=01) then y=inp(1); elsif (sel=11) then y=inp(2); else y=inp(3); end if; end process;end architecture art;EXIT4. 边沿D触发器的HDL描述nLIBRARY IEEE;nUSE IEEE.STD_LOGIC_1164.ALL;nENTITY dff ISn PORT(CLK,D,CLR,PSET:IN STD_LOGIC;n Q,QB: OUT STD_LOGIC;nEND dff;nARCHITECTURE rtl OF dff

22、ISnBEGINn PROCESS(CLK,PSET,CLR)n BEGINn IF (PSET=0) THENEXITnQ=1;n QB=0;n ELSIF(CLR=0) THENn Q=0;n QB=1;n ELSIF (clkEVENT AND clk=1 )THENn Q=D;n QB=NOT D;n END IFn END PROCESS; END rtl;EXIT5. 边沿JK触发器的HDL描述nLIBRARY IEEE;nUSE IEEE.STD_LOGIC_1164.ALL; nENTITY myjkff ISnPORT(j,k,clr:IN STD_LOGIC;n clk:I

23、N STD_LOGIC;n q,qn:BUFFER STD_LOGIC);nEND myjkff;nARCHITECTURE one OF myjkff ISnBEGINnPROCESS(j,k,clr,clk)n VARIABLE jk:STD_LOGIC_VECTOR(1 DOWNTO 0);n BEGINEXITnjk:=(j & k);n IF clr=0 THEN q=0;qn q =q; qn q = 0; qn q = 1;qn q = NOT q;qn NULL;nEND CASE ;n END IF;nEND PROCESS;nEND one; EXIT6. 用用VH

24、DL描述的移位寄存器描述的移位寄存器library ieee; use ieee.std_logic_1164.all;entity shifter isport(clk:in std_logic;data:in std_logic_vector(7 downto 0);shift_left:in std_logic;shift_right:in std_logic;reset:in std_logic;mode:in std_logic_vector(1 downto 0);qout:buffer std_logic_vector(7 downto 0);end entity shifter

25、;architecture art of shifter isbeginprocess(clk)beginif(clkevent and clk=1) thenif(reset=1)then qoutqoutqoutqoutnull;end case;end if;end if;end process;end architecture art; EXIT7. 用用VHDL描述的同步计数器描述的同步计数器 用VHDL描述8421码4位二进制加法计数器。程序中具有异步清零控制端(低电平有效)，同步置数控制端(低电平有效)，计数控制信号（高电平有效）。library ieee; use ieee.s

26、td_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntm16 is port(clk,en,cr,sh:in std_logic; d:in std_logic_vector(3 downto 0); co:out std_logic; q:buffer std_logic_vector(3 downto 0);end entity cntm16;EXITarchitecture art of cntm16 isbeginco=1when(q=1111 and en=1) else 0; process(clk,cr) isbe

27、ginif(cr=0) thenq=0000;elsif(clkevent and clk=1) then if(sh=0)thenq=d(3 downto 0);elsif(en=1)then if(q=1111)thenq=0000;else q=q+1;end if;end if;end if; end process;end architecture art;EXITEXIT 第六章第六章中、小规模组合逻辑电路分析中、小规模组合逻辑电路分析（写函数，列真值表，说明逻辑功能） 中规模组合逻辑电路设计中规模组合逻辑电路设计（用指定器件，按规定方法（比较法、扩展法及降维图法实现设计）掌握：掌

28、握： 中规模实验电路的分析、设计中规模实验电路的分析、设计EXITEXIT74LS147、74LS283中规模逻辑器件的逻中规模逻辑器件的逻辑功能及应用辑功能及应用中规模译码器、数据选择器的设计。用指中规模译码器、数据选择器的设计。用指定器件，按规定方法（数据选择器重点掌定器件，按规定方法（数据选择器重点掌握握降维图降维图法）设计逻辑电路；法）设计逻辑电路；重点：重点： 题型：题型： 中规模组合逻辑电路设计题中规模组合逻辑电路设计题10 10 分分，中规模实验电路设计题，中规模实验电路设计题8分分共共1818分分。中规模实验电路的分析。重点掌握中规模实验电路的分析。重点掌握水箱水水箱水位监测显

29、示位监测显示电路、电路、加减运算电路加减运算电路。EXIT题题6-2 试分析图P6-2所示电路的逻辑功能。0Y =ABC1Y =AB (AB) C=AB+(AB) C1111110011101010100110110010100110000000Y1Y0CBA输输 出出输入输入Y0为本位和，Y1为进位解：解：小规模组合逻辑电路分析小规模组合逻辑电路分析EXIT题题6-3写出图P6-3所示电路的逻辑表达式，并化简为最简与或表达式。 1F =A B C+AB2F =(1, 2, 4, 7)m3F =AC+BC解：解：中规模组合逻辑电路分析中规模组合逻辑电路分析译码器译码器EXIT题题6-4写出图写

30、出图P6-4所示电路的逻辑表达式，并化简为最简与所示电路的逻辑表达式，并化简为最简与或表达式。或表达式。 1F =A B C+A B 0+A B C+A B 1=A B C+AB+AC2F =A B 0+A B C+A B C+A B 1=ABACBC解：解：中规模组合逻辑电路分析中规模组合逻辑电路分析数据选择器数据选择器EXIT题题6-6在只有原变量输入条件下，用最少的与非门实现以下在只有原变量输入条件下，用最少的与非门实现以下函数。函数。 1F =A B C+AB+ACA B C+A B CABC BCA ABCABC B C A ABCFABCABCABCABC解：解：小规模组合逻辑电路

31、设计小规模组合逻辑电路设计EXIT题题6-8试用试用3 3线线-8-8线的译码器线的译码器74LS13874LS138和与非门实现下列逻辑和与非门实现下列逻辑函数，画出逻辑电路图。函数，画出逻辑电路图。 解：解：12FACACABCFACBC12(0,2,3,4,6)(2,5,6,7)FmFm中规模组合逻辑电路设计中规模组合逻辑电路设计译码器译码器EXIT题题6-9试试用一片八选一数据选择器及门电路实现下列逻辑函用一片八选一数据选择器及门电路实现下列逻辑函数数, ,分别用代数法和降维图法实现，分别用代数法和降维图法实现，画出逻辑电路图。画出逻辑电路图。 解：解：( , , ,)(1,5,6,7

32、,9,11,12,13,14)F A B C Dm降维图降维图0245136701DDDDDDDDDD中规模组合逻辑电路设计中规模组合逻辑电路设计数据选择器数据选择器EXIT题题6-9 代数法代数法解：解：( , , ,)(1,5,6,7,9,11,12,13,14)F A B C Dm0245136701DDDDDDDDDD11FA B C DABCDABCDABCDAB CDABCDABC DABCDABCDA B C DABCDABCAB CDABCDABCABCD 210AABACA、对比数据选择器函数：对比数据选择器函数：0011223344556677Ym Dm Dm Dm Dm

33、Dm Dm Dm DEXIT题题6-11试试用一片用一片4 4选选1 1数据选择器及门电路实现下列逻辑函数据选择器及门电路实现下列逻辑函数数, ,分别用代数法实现，分别用代数法实现，画出逻辑电路图。画出逻辑电路图。 解：解：FA B DA B EABCABDEABC01230DDEDCDEDDC()()FA BDEAB CDEABCEXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十进制优先编码器十进制优先编码器 CT74LS147I9 = 1，I8 = 0 时时，不论不论 I0 I7 为为 0 还是还是 1，电路只，电路只对对 I8 进行编进行编码，

34、输出反码码，输出反码 0111。反码输出反码输出被编信号输入，被编信号输入，( (省省略了略了 I0) )，低电平有效。，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输出输入输入 I9 = 0 时时，不论其他，不论其他 Ii 为为 0 还是还是 1，电路只，电路只对对 I9 进行编进行编码码，输出，输出 Y3Y2Y1Y0 = 0110，为反码，其原码为为反码，其原码为 1001。111

35、010011001111111111111无编码请求无编码请求Y3Y2Y1Y0=1111依依次次类类推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到被编信号优先级别从高到低依次为低依次为 I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。EXIT应用实例应用实例3【例【例6-16】 水箱水位监测显示电路设计水箱水位监测显示电路设计 已知一个水箱高已知一个水箱高10米，为了监测水箱水位的变化情米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（率以整

36、数米（m）为单位。）为单位。编码和译码的对应转换真值表编码和译码的对应转换真值表EXIT水箱水位监测显示电路原理水箱水位监测显示电路原理图图1T9T 图中图中 为水箱水位监测探头，其给出的数据作为优为水箱水位监测探头，其给出的数据作为优先编码器的输入，优先编码器的输出经非门反相后送给七段显先编码器的输入，优先编码器的输出经非门反相后送给七段显示译码器，译码器输出直接驱动数码管显示水位高度。示译码器，译码器输出直接驱动数码管显示水位高度。EXIT超前超前进位加法器进位加法器 CT74LS283相加结果读数相加结果读数为为 C3S3S2S1S0 4 位二进制加位二进制加数数 B 输入端输入端 4

37、位二进制加位二进制加数数 A 输入端输入端低位片进位输入端低位片进位输入端本位和输出端本位和输出端向高位片的向高位片的进位输出进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283逻辑符号逻辑符号EXIT应用实例应用实例1 由四位超前进位加法器由四位超前进位加法器74LS283和异或门和异或门74LS86组成的组成的可控的四位并行二进制加法减法运算电路。可控的四位并行二进制加法减法运算电路。 当当 的时候，的时候， 以反变量形式以反变量形式 输入到并行加法器，输入到并行加法器，进位输入端进位输入端 ,这样加法器完这样加法器完成成 ， 为为 的

38、补码，的补码，运算结果为运算结果为 。 当当 的时候，的时候， 以原变量形式输入到并行加法器，以原变量形式输入到并行加法器，进位输入端进位输入端 ，运算结果，运算结果为为 。该电路可以对。该电路可以对4位有符位有符号或无符号二进制数作加减运算。号或无符号二进制数作加减运算。/1ADD SUB B1CI (1)AB()AB/0ADD SUB (1)BBB0CI ()ABEXITEXIT 第七章第七章边沿触发器边沿触发器(维持阻塞维持阻塞D； J-K触发器触发器)的逻辑的逻辑功能、特性方程及输出时序波形。重点掌握功能、特性方程及输出时序波形。重点掌握触发器有异步输入端，含有组合逻辑电路。触发器有异

39、步输入端，含有组合逻辑电路。重点：重点： 同步触发器(R-S、D、J-K、T、T)的逻辑功能、特征方程及逻辑符号； 掌握：掌握： 异步置位端的置位条件。 题型：画触发器输出端波形，写出触发器的特性方程。题型：画触发器输出端波形，写出触发器的特性方程。边沿边沿D触发器（触发器（5分）、边沿分）、边沿JK触发器（触发器（5分），共分），共10分分。EXIT同步触发器同步触发器 边沿触发器边沿触发器 主从触发器主从触发器 根据触发方式不同分为根据触发方式不同分为 例如例如QQ1JJC1CP1KKQQ1JJC1CP1KKQQ1JJC1CP1KKEXIT触发器的逻辑功能是指触发器的次态与现态及触发器的逻

40、辑功能是指触发器的次态与现态及输入信号之间的逻辑关系。其描述方法主要有输入信号之间的逻辑关系。其描述方法主要有特性表特性表、特性方程特性方程、驱动表驱动表、状态转换图状态转换图和和波波形图形图( (又称时序图又称时序图) )等。等。 触发器根据逻辑功能不同分为触发器根据逻辑功能不同分为 D 触发器触发器 T 触发器触发器 RS 触发器触发器 JK 触发器触发器 T触发器触发器1 0Qn+110DQn+1 = DQnQnQn+110TnnQTQ 1不定不定01 QnQn+111011000SRQn+1 = S + RQnRS = 0( (约束条件约束条件) )Qn10 QnQn+11101100

41、0KJQn+1 =JQn + KQn只有只有 CP 输入端，输入端，无数据输入端。无数据输入端。来一个来一个CP翻转一次翻转一次Qn+1 = QnEXIT分析触发器时应弄清楚触发器的功能、触发方式和分析触发器时应弄清楚触发器的功能、触发方式和触发沿触发沿( (或触发电平或触发电平) )，并弄清楚异步输入端是否加，并弄清楚异步输入端是否加上了有效电平。上了有效电平。 边沿触发器只能边沿触发器只能在在 CP 上升上升沿沿( (或下降沿或下降沿) )时刻接收输时刻接收输入信号，其状态入信号，其状态只能在只能在 CP 上升上升沿沿( (或下降沿或下降沿) )时刻发时刻发生翻转。它应用范围广、可靠性高、

42、抗干扰能力强。生翻转。它应用范围广、可靠性高、抗干扰能力强。 EXIT 题题7-77-7 维持维持阻塞阻塞D触发器输入波形如图触发器输入波形如图P7-4P7-4所示，试画所示，试画出输出端的工作波形出输出端的工作波形,设初始状态为设初始状态为0 0。解：1(,1)nnnDDQDAQAQCPRSEXIT 题题7-87-8 已知已知JKJK触发器输入信号触发器输入信号J J和和K K、时钟脉冲、时钟脉冲CPCP、异步置、异步置位端和的波形如图位端和的波形如图P7-5P7-5所示，试画出触发器输出端所示，试画出触发器输出端Q Q的波形，的波形，设初始状态为设初始状态为0 0。解：1(,1)nnnDD

43、QJQKQCPRSEXITEXIT 第八章第八章小规模时序逻辑电路分析小规模时序逻辑电路分析（同步、（同步、异步异步） 中规模时序逻辑电路分析；中规模时序逻辑电路分析； 小规模同步时序逻辑电路设计（按给定条小规模同步时序逻辑电路设计（按给定条件：给出编码、状态图、实现设计）；件：给出编码、状态图、实现设计）； 掌握：掌握： 中规模时序逻辑电路设计中规模时序逻辑电路设计 用指定器件，按用指定器件，按规定方法规定方法（反馈清零、反馈置数）实现设计（反馈清零、反馈置数）实现设计 。 EXITEXIT161161、160160、194194等中规模时序逻辑器件的等中规模时序逻辑器件的逻逻辑辑功能及应用

44、；功能及应用； 小规模同步时序逻辑电路设计方法及步骤。小规模同步时序逻辑电路设计方法及步骤。 重点：重点： 小规模同步时序逻辑电路设计。（小规模同步时序逻辑电路设计。（1212分）分）中规模时序逻辑电路来设计。（中规模时序逻辑电路来设计。（1212分）共分）共2424分分 题型：题型： 利用利用194194进行扭环计数器的设计。（重点掌进行扭环计数器的设计。（重点掌握单片）握单片） 利用利用74LS161、74LS160进行任意进制计数器进行任意进制计数器的设计（反馈清零法和反馈置数法），包括的设计（反馈清零法和反馈置数法），包括单片和大容量的级联。单片和大容量的级联。EXIT1. CT74L

45、S160 和和 CT74LS16274LS160、161、162、163、190和和191作对比分析，作对比分析，以便更好的了解和使用各个集成同步计数器。以便更好的了解和使用各个集成同步计数器。 EXIT题题8-1 分析图示同步时序逻辑电路的逻辑功能，分析图示同步时序逻辑电路的逻辑功能，列出状态转换真值表，画出状态转换图和时序图。列出状态转换真值表，画出状态转换图和时序图。小规模同步时序逻辑电路分析小规模同步时序逻辑电路分析EXIT输出方程：输出方程：10nnY=Q Q 驱动方程：驱动方程：0100n11J = K =J = K = XQ0Xn+1n00n+1nn11Q=QQ=QQ（）状态方程

46、：状态方程： X 0=X 1=EXIT状态转移图状态转移图时序图时序图EXIT题题8-2 分析分析图示同步图示同步时序逻辑电路的逻辑功能，时序逻辑电路的逻辑功能，列出状态转换真值表，画出状态转换图和时序图。列出状态转换真值表，画出状态转换图和时序图。小规模同步小规模同步时序逻辑电路分析时序逻辑电路分析EXIT输出方程：输出方程：20nnY=Q Q 驱动驱动方程方程：02020120100nnn11nnnJ = K =J =Q QK =QJ =Q QK =Q，11102102222201202JK=+JK=+n+1n00n+1nnnnnnn111n+1nnnnnnnQ=QQ=QQQ QQQ QQ

47、=QQQ Q QQ Q+状态方程：状态方程： EXIT状态转移图及时序波形图状态转移图及时序波形图111110/ 1/ 1EXIT 题题8-48-4 用用74LS16174LS161接成接成十十进制计数器进制计数器 ，状态为，状态为0110 1111 M=10,M=10,初态为初态为0110,0110,即即i=6,i=6,则则解：解：32100110DDDD 主循环中有效态是主循环中有效态是 615SS由于初态不为由于初态不为 0 0，因此只能用反馈置数法，因此只能用反馈置数法 74LS161LD是同步置数是同步置数, 因此计到因此计到11532101111i MSSQQQQ给给LDLDCO一

48、个置数信号，一个置数信号， 中规模时序逻辑电路设计中规模时序逻辑电路设计EXIT 题题8-58-5 用用74LS16074LS160接成接成六六进制计数器进制计数器 ，初态为，初态为0态态M=6M=6解：解： 74LS160LD是同步置数是同步置数, 因此计到因此计到1532100101MSSQQQQ给给LD20LDQ Q一个置数信号，一个置数信号， 74LS160LD是异步清零是异步清零, 因此计到因此计到632100110MSSQQQQ给给LD21LDQ Q一个置数信号，一个置数信号，EXIT 题题8-88-8 用用74LS19174LS191接成接成减法减法计数器计数器 ，状态为，状态为

49、 1110 0110解：解： 74LS191LD是异步置数是异步置数, 因此计到因此计到532100101SQQQQ给给LD一个置数信号，一个置数信号， 初态为初态为1110,1110,32101110DDDD 主循环中有效态是主循环中有效态是 146SS由于初态不为由于初态不为 0 0，因此只能用反馈置数法，因此只能用反馈置数法 31LDQQEXIT 题题8-98-9 两片两片74LS161 构成四十二进制计数器。计数器从构成四十二进制计数器。计数器从0态态 开始。开始。同步连接方式，整体清零法同步连接方式，整体清零法先将两片先将两片74LS161接成一个二百五十六进制的计数器，接成一个二百

50、五十六进制的计数器，再用整体反馈清零法。再用整体反馈清零法。74LS161是异步清零，是异步清零， 423210321000101010SQ Q Q Q Q Q QQ131CRQ Q Q解：解：EXIT 题题8-138-13 试用边沿试用边沿JKJK触发器和门电路设计一个同步五进制计数触发器和门电路设计一个同步五进制计数器，其状态编码如图器，其状态编码如图P8-4P8-4状态图所示。状态图所示。 (1) (1) 列状态转换真值表列状态转换真值表解：解：小规模同步时序逻辑电路设计小规模同步时序逻辑电路设计EXIT解：解：（3）状态方程）状态方程nnnnnnnnnnnnQQQQQQQQQQQQ02

51、1010101121012 210nnnYQQQ(2) (2) 卡诺图卡诺图EXIT( (4) ) 选择触发器类型，并求驱动方程。选择触发器类型，并求驱动方程。 由于由于 JK 触发器的使用比较灵活，触发器的使用比较灵活，由此设计中多选用由此设计中多选用 JK 触发器。触发器。选用选用 JK 触发器。其特性方程为触发器。其特性方程为 Qn+1 = JQn +KQn ，将它与状态方程进行比较，可得驱动方程将它与状态方程进行比较，可得驱动方程( (5) ) 检查电路有无自启动能力。检查电路有无自启动能力。将将 3 个无效状态个无效状态 101、110、111 代入状态方程代入状态方程计算后，获得的

52、次态计算后，获得的次态 010、010、000 均为有效状态。均为有效状态。因此，该电路能自启动。因此，该电路能自启动。1,1,02001012102 KQJQKQJKQQJnnnnnEXIT 题题8-148-14 试用边沿试用边沿D D触发器和门电路设计一个触发器和门电路设计一个100110100110脉冲序列发脉冲序列发生器，其状态编码如图生器，其状态编码如图P8-5P8-5状态图所示。状态图所示。 (1) (1) 列状态转换真值表列状态转换真值表解：解：EXIT解：解：（3）状态方程）状态方程121110102120nnnnnnnnnQQQQQQ QQ Q2021nnnnYQQQ Q(2

53、) (2) 卡诺图卡诺图Q2nQ1nQ0n000111100101100Q2n+1Q2nQ1nQ0n000111100101010Q1n+1（a）（b ）Q2nQ1nQ0n000111100111010Q0n+1Q2nQ1nQ0n000111100110100Y（c）（d ）1101010001EXIT( (4) ) 选择触发器类型，并求驱动方程。选择触发器类型，并求驱动方程。 由于由于 JK 触发器的使用比较灵活，触发器的使用比较灵活，由此设计中多选用由此设计中多选用 JK 触发器。触发器。选用选用 D 触发器。其特性方程为触发器。其特性方程为 Qn+1 = D ，将它与状态方程进行比较，可

54、得驱动方程将它与状态方程进行比较，可得驱动方程( (5) ) 电路有自启动能力。电路有自启动能力。211002120nnnnnnDQDQDQ QQ QEXIT 补充：补充： 试用边沿试用边沿JKJK触发器和门电路设计一个模触发器和门电路设计一个模1010计数器，其计数器，其状态编码采用状态编码采用8421BCD8421BCD码。码。 (1) (1) 列状态转换真值表列状态转换真值表解：解：EXIT解：解：（3）状态方程）状态方程132103031210201211301011000()1nnnnnnnnnnnnnnnnnnnnnnnQQ Q Q QQ QQQ Q QQQQQQ QQQ QQQQ

55、30nnCOQ Q(2) (2) 卡诺图卡诺图EXIT( (4) ) 选择触发器类型，并求驱动方程。选择触发器类型，并求驱动方程。 由于由于 JK 触发器的使用比较灵活，触发器的使用比较灵活，由此设计中多选用由此设计中多选用 JK 触发器。触发器。选用选用 JK 触发器。其特性方程为触发器。其特性方程为 ，将它与状态方程进行比较，可得驱动方程将它与状态方程进行比较，可得驱动方程( (5) ) 电路有自启动能力。电路有自启动能力。1nnnQJQKQ3210302102101301000,1,1nnnnnnnnnnnJQ Q QKQJQ QKQ QJQ QKQJKEXITEXIT 第十章第十章1了解半导体存储器的基本结构、工作原理和用途了解半导体存储器的基本结构、工作原理和用途 2了解顺序存储器的结构和工作原理了解