数电复习题有标准答案

1、第一章一、填空题1 .二进制数是以，为基数的计数体制，十进制数是以10 为基数的计数体制，十六进制数是以16为基数的计数体制。2 .二进制数只有0 和 1两个数码，其计数的基数是2,加法运算进位关系为逢2进一 。3 .十进制数转换为二进制数的方法是：整数部分是 除2取余 法,小数部分用 乘2取整 法。4 .十进制数（ 23.76）转换为二进制数为 （10111.110） 2, 8421BCD码（00100011.01110110） 8421BCD,余三码为 （01010110.）余 3BCD 。5 .二进制数转换为十进制数的方法为各位加权系数之和。6 .将二进制数（1011011）表示为加权系

2、数之和的形式 2 X 1+2X1+2X 1+2X 1+2 X 1。7 .格雷码的特点是相连 不同、其余各位相邻两组代码只有一位代码不同，其余代码都相同。8 .数字电路主要是输出与输入之间的逻辑关系，故数字电路又称逻辑电路。二、判断题。1 .二进制数是以2为基数的计数体制（，）2 .二进制数的权值是10的幕。（X）3 .十进制数整数转换为二进制数的方法是采用“除2取余法”（V）4 .BCD码是用4位二进制数表示1位十进制数。（，）5 .二进制数转换为十进制数的方法是各位加权系数之和。（，）6 .模拟电路又称逻辑电路。（X ）7 .余3BCD码是用3位二进制数表示1位十进制数。（X ）8 .二进制

3、数整数最低位的权值为 2。（X）三、选择题。1.1010的基数是（B）A10 B2 C16D任意数2 .下列数中，不是余3码的是（D）A 1011B1010 C 0110 D 00003 .二进制数最低位的权值是（B）A 0 B 1C 2D 44 .十进制数的权值是（A）A 10的幕 B2的幕 C16的幕D 8的幕5 .二进制数的权值为（B）A 10的幕 B2的幕 C 16的幕 D 8的幕6 .在二进制计数系统中每个变量的取值为（A）A 0 和 1B 07C 010D 0 167 .十进制计数系统包含（B）A六个数字B十个数字 C十六个数字D三十二个数字8 . （1） 8421BCD对应的十进

4、制数为（B）A 8561B 8975C7AD37971第二章一'、填空题。1 .逻辑变量和逻辑函数只有0,1两种取值、它们仅代表两种相反的逻辑状态。2 .描述逻辑函数值与对应变量取值关系的表格叫真值表 。3 .基本逻辑关系有三种，它们是与 ， 或 ， 非 。4 .常用的复合逻辑运算有 与非，或非，与或非, 异或，同或。5 .与或逻辑函数的标准表达式是最小项表达式。6 .逻辑函数 Y=AB '+(A'B)的反函数是 Y=(A+B)(A+B),对偶式是 Y=(A+B)(A+B)。7 .摩根定律的两种形式是互为对偶式 。8 .最简与或式的标准是逻辑式中的 与项 最少;每个乘积

5、项中的 变量 最少。9 .逻辑函数常用的化简方法有 代数法 和卡诺图法。10、逻辑函数中任意二个最小项之积为0 Q二、判断题。1 .逻辑函数的标准与或式又称最小项表达式，它是惟一的。(M)2 .列逻辑函数真值表时，若变量在表中的位置变化，就可以列出不同的真值表。3 .无论变量如何取值，几个最小项之和都是零，则这几个最小项须是无关项。(，)4 .卡诺图化简逻辑函数的本质就是合并相邻最小项。(，)三、选择题。1.逻辑函数Y=A金B的反函数是(D)A Y =A B B Y '=a£b'C Y=(A七B)' DA,B,C 都是2.逻辑函数Y1=A±B和Y2=

6、AOB满足(D)A Y1与Y2互为反函数B Y1与Y2互为对偶式C Y1与Y2相等D Y1和Y2既互反也对偶3 .n个变量最小项的个数共有(C)A 2n B n乘以n C 2的n次方 D 2的n次方减14 .使逻辑函数Y=(A+BC )'(A+B)为1的变量取值是(C)A 001 B 101 C 011 D 1115 .函数 Y1=AB+BC+AC 与 Y2=A' B+B C+A C (D)A互为对偶式 B互为反函数C相等 D A,B,C都不对第四章一、填空题1、组合逻辑电路的特点是输出状态只于输入信号有关,与电路原有状态工，其基本单元电路是 门电路 。2、编码器按功能的不同分

7、为三种：二进制编码器、二-十进制编码器、优先编码器。3、译码器按功能的不同分为三种：二进制译码器、二-十进制译码器、显 示译码器 。4、输入3位二进制代码的二进制译码器应有8个输入端、共输出 8个最小5、8选1数据选择器在所有输入数据都为1时，其输出标准与或表达式共有8 个最小项。6、全加器有三个输入端，它们分别为被加数，加数和相邻低位进数位 ； 输出端有两个，分别为 本位和、进位数 。7、数值比较器的功能是 用以比较二组二进制数的大小或相等。8、在组合逻辑电路中，消除竞争冒险现象的主要方法有：加选通脉冲 、加封锁脉冲、 输出端接滤波电容 、 修改设计增加冗余项。二、判断题（正确的题在括号内填

8、,错误的题填"X"1、门电路是最简单的组合逻辑电路。（，）2、组合逻辑电路全部由门电路组成。（，）3、数据选择器用以将一个输入数据分配到多个指定输出端上的电路。（X ）* 口 口zKWro4、显示译码器CC1454概可用以驱动半导体数码显示器，也可用以驱动液晶显(X )5、数值比较器是用于比较两组二进制数大小或相等的电路。6、加法器是用于对两组二进制数进行比较的电路。（X ）7、优先编码器只对多个输入编码信号中优先权最高的信号进行编码。（，）三、选择题（将正确的答案填入括号内）1、二一十制编码器的输入信号应有（D ）A 2个 B、4个 C、8个 D、10个2、输入为n位二进

9、制代码的译码器输出端个数为（C ）A n2 个 B、2n 个 C、2n 个 D、n 个3、8位串行进位加法器由（A ）A、8个全加器组成 B、8个半加器组成G 4个全加器和4个半加器组成 D、16个全加器组成4、从多个输入数据中选择其中一个输出的电路是（B ）A、数据分配器B、数据选择器G数值比较器D、编码器5、能对二进制数进行比较的是（C ）A、数据分配器B、数据选择器G数值比较器D、编码器6输出低电平有效的二一十进制译码器输出Y5' =0时它的输入代码为（A ）A.0101 B、0011 C、1001 D 、0111第五章自我检测题一，填空题1 .触发器具有 两个 稳定状态，其输出

10、状态由触发器的输入彳a号 和原且 状态组成。2 .基本RS触发器有置0 ,置1,_保持三种可使用的功能。对于有与非门组成的基本 RS触发器，在 R' =1.Sd' =0时，触发器 保持原状态;在 出=1,Sd，=1时，触发器 置0 :在 用=0时.Sd，=1时，触发器；不允 许R=0, SD' =0存在，排除这种情况出现的约束条件是R + S=1.3 .由或非门组成的基本RS触发器在 R=0. Sd=1时.触发器 置1;在R=1.Sd=0时，触发器_1_0一在R=0,Sd=0时，触发器 保持原状态；不允许 R=1, Sd=1存在，排除这种情况出现的约束条件是RDSD =

11、0 .4 .边沿JK触发器具有置0,置1一保拄，比数_功能，其特性方程为_Q =JQ + KQ .对于具有异步置0端RD'和置1端SD'而TTL边沿JK触发器， 在用 =1, Sd' =1,要使 d+1=（Q）'时，要求 J为高电平_.K为高电平二 如要求CN'CN时，则要求J为 低电平.K为 低电平;如要亲CN+1=1时，要求J为 高电平,K为J氐电平;如要求QN+1=0时，要求J为氐电平,K为J1 电平.5 . 1而阻塞D触发器具有 置0不口置1功能.其特性方程为 Q = D .如将 输入D和输出Q'相连后，则D触发器处于 计数 状态.6 .

12、特性表用以表示触发器的次态 和输入信号-与 现态 之间的关系。二，判断题1 . 一个触发器可保存1位二进制。（，）2 .由与非门组成的基本RS触发器可用Rd'和Sd'端输入的信号直接进行置0 或置1.（ V ）3 .上升沿触发器在时钟脉冲 CP=1期间，输出状态随信号变化。（X ）4 .同步RS触发器在CP=1期间，输出状态随输入 R.S端的信号变化。（，）5 .上升沿JK触发器原状态为1,欲使其状态为0时，则在时钟脉冲CP上 开沿到来前置J= , K=1.（V ）6 .同步J K触发器在时钟脉冲C P =1期间，J。K输入信号发生变化时， 对输出Q的状态不会有影响。（X ）7

13、 .边沿J K触发器在时钟C P = 1期间，J.K输入信号发生变化时，输出Q的状态随之变化。（X ）8 .维持阻塞D触发器在输入D = 1时，输入时钟脉冲C P上升沿后，触发器只能翻到1状态。（，）三，选择题1 , 有与非门组成的基本E S触发器在输入R 1和S d'同时由0变1后， 触发器的输出状态为（D ）A, 0状态 B , 1状态C ,状态不变D ,状态不定2有与非门组成的同步RS触发器在CP =1时，输入R和S信号同时由1变为0时，输出状态为 （D）A, 0状态 B , 1状态C状态不变D状态不确定3维持阻塞D触发器在时钟脉冲C P上升沿到来前D =1 ,而在C P上升沿

14、以后D变为0 ,则触发器状态为（B ）A,0状态 B, 1状态 C状态不变D状态不确定4下降触出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1,K=0,而在CP下降沿到来后变为J=0, K=1,则触发器状态为（B）A, 0状态 B , 1状态 C状态不变 D状态不确定5,4个边沿J K触发器组成的二进制计数器最多能计（B ）A,0至7个数 B,0至15个数 C, 0至9个数 D, 0至16个数 ' 一6,下降触发器边沿 JK触发器CT74LS112的Rd=1, Sd =1,且J=1, K=1时，如时钟脉冲CP输入频率为110KHz的方波，则Q端输出脉冲的频率 为（B ）A, 110

15、KHZ B,55KHZ C,50KHz D,220KHZ7要将下降沿边沿JK触发器CT74LS112输出Q置为高电平1时，输入为（D ）' _ ; ，4、 _ 一一、.A,J=1, K=1 , Rd =1, Sd =1,输入 CP 正跃变_ '， 、 _ * B,J=1, K=0, Rd =0, Sd =1 ,输入 CP 负跃变 一'一、 _ * C,J=1, K=1 , Rd =1, Sd =1,输入 CP 负跃变D,J=1, K=0 , Rd =1, Sd =1,输入 CP 负跃变8要将维持阻塞D触发器CT74LS74输入Q置为低电平0时，输入为（D ）A,D=0,

16、 Rd=1, Sd=1,输入 CP 负跃变 一，、 一 一一一、.B,D=1, Rd =1, Sd =1,输入 CP 正跃变. _ 一、 一 一一一、.C,D=0, Rd=1, Sd =0,输入 CP 正跃变_'_，人D,D=1, Rd =0, Sd =1,输第六章单元检测题一，填空题1.对于时序逻辑电路来说，某时刻电路的输出状态不仅取决于该时刻的 而且还取决于电路的 原有状态 ,因此，时序逻辑电路具有 记忆 性。2时序逻辑电路由存储 电路和 组合逻辑 电路两部分组成,存储 电路必不可少。3描述同步时序逻辑电路的三组方程分别是输入方程，驱动方程、状态方程一4"数器按计数进制分

17、，有 二 进制计数器、 十 进制计数器和 e>进 制计数器。5集成计数器的清零方式分为_异步置0_和_同步置0_,置数方式分为上 步置数_禾口.同步置数_.-6iT数7中各触发三的时钟脉冲是同一个,触发器状态更新时同时的，这种计数器称为同步计数。7 一个4位二进制加法计数器的起始计数状态，Q3Q2QiQ0=1010,当最低位接受到4个计数脉冲时，输出状态 Q3Q2QiQo= _1110_o8求二进制计数器最大计数值：1位计数器 _2-1=1一;2位计数器;_2-1=3_;3 位计数器 _2-1=7_;4 位计数器 _2-1=15_;5 位计数器 _2-1=31_.9 .求二进制计数器的模

18、：1/计数器 2 =2 ;2位计数器2 =4;3位注数器2=8_；4位计数器_2 =16_;8位计数器_2 =32二.10 .具有移位功能的寄存器称为 _移位寄存器二它又可分为_左移位寄存器_ ._ 右移位寄存器 和双位移位寄存器 .11.4位移位寄存器可寄存 1个数码,若将这些数码全部从串行输出端输出时，需输入_4_个移位脉冲12.按事先规定的脉冲顺序输出的电路称为 顺序脉冲发牛器_.二.判断题1由触发器组成的电路是时序逻辑电路。（V）2时序逻辑电路由触发器和组合逻辑电路组成。（，）3在同步计数器中，各触发器的时钟脉冲 CP都相同。（，）4同步时序逻辑电路的分析方法和异步时序逻辑的分析方法完

19、全相同。（X ）5十进制计数器由十个触发器组成。（X ）6异步计数器的计数速度最快。（X ）7异步计数器中的各个触发器必须具有翻转功能。（，）8同步计数器和异步计数器用行级联后为异步计数器。（，）1.4 位二进制计数器也是一个16分频电路。（，）1.5 4位二进制计数器表示的数值范围为 015。（V ）11 .只有10进制计数器才能用反馈归零法或反馈置数法构成任意进制计数12 .双向移位寄存器可同时执行左移和右移功能。（X ）三.选择题1 .时序逻辑电路主要组成电路是（B ）A.与非门和或非门 B.触发器和组合逻辑电路C.施密特触发器和组合逻辑电路D.整形电路和多谐振电路2 .构成计数器的主要电路是（C ）A.与非门B.或非门C.触发器D.组合逻辑电路3 .一个三进制计数器和一个八进制计数器串接起来后的最大计数值为（C）A.7 B.19 C.23 D.314 .十进制计数器的有效状态共有（B ）A.8