计算机组成原理第二章11ppt课件

1、2.5 2.5 定点运算器的组成与结构定点运算器的组成与结构n运算器是对数据进行加工处理的部件，运算器是对数据进行加工处理的部件，它的具体任务是实现数据的算术运算和它的具体任务是实现数据的算术运算和逻辑运算，所以它又称为算术逻辑运算逻辑运算，所以它又称为算术逻辑运算部件，简记为部件，简记为ALU(Arithmetic Logic ALU(Arithmetic Logic UnitUnit），是），是CPUCPU的重要组成部分。的重要组成部分。n算术逻辑运算器算术逻辑运算器ALUALU是由多个一位全加器是由多个一位全加器组成的。组成的。一位全加器：一位全加器：一位全加器真值表：一位全加器真值表：

2、一位全加器的逻辑图：一位全加器的逻辑图： 1=1&=12.5.1 2.5.1 多功能算术逻辑运算单元多功能算术逻辑运算单元(ALU)(ALU)1 1并行加法器及其进位链并行加法器及其进位链并行加法器使用的全加器的位数与操作数并行加法器使用的全加器的位数与操作数的位数相同，它能够同时对操作数的各的位数相同，它能够同时对操作数的各位进行相加，所以称为并行加法器。位进行相加，所以称为并行加法器。将进位信号的产生与传递的逻辑结构称为将进位信号的产生与传递的逻辑结构称为进位链。进位链。补码加减法的实现逻辑框图补码加减法的实现逻辑框图（1 1串行进位的并行加法器串行进位的并行加法器n当操作数为当操作数为n

3、 n1 1位长时，需要用位长时，需要用n nl l位位全加器构成加法器。全加器构成加法器。n延迟时间：包括进位信号的产生和传递延迟时间：包括进位信号的产生和传递所占用的时间及加法器本身求和的延迟所占用的时间及加法器本身求和的延迟时间。时间。n特点：线路简单，速度慢。特点：线路简单，速度慢。串行进位的并行加法器：串行进位的并行加法器：（2 2并行进位的并行加法器并行进位的并行加法器n要提高加法器的运算速度，就必须解决进要提高加法器的运算速度，就必须解决进位信号的产生和传递问题。位信号的产生和传递问题。n设设 = = 称为进位传递函数或进位传递称为进位传递函数或进位传递条件。条件。n设设 = =

4、称为进位产生函数或本地进位。称为进位产生函数或本地进位。n 由于在一位全加器中，进位信号可表示由于在一位全加器中，进位信号可表示为：为：将串行进位链的表达式改写成如下形式：将串行进位链的表达式改写成如下形式：各进位信号的产生不再各进位信号的产生不再与低位的进位信号有关，与低位的进位信号有关，而只与两个参加运算的而只与两个参加运算的数和数和C0C0有关有关. .1)1)组内并行、组间串行的进位链组内并行、组间串行的进位链n这种进位链也称为单重分组跳跃进位。这种进位链也称为单重分组跳跃进位。以以1616位加法器为例，一般可分作位加法器为例，一般可分作4 4个小组，个小组，每小组每小组4 4位，每组

5、内部都采用并行进位结位，每组内部都采用并行进位结构，组间采用串行进位传递结构。构，组间采用串行进位传递结构。n组内各位的进位表达式为组内各位的进位表达式为: :4 4位一组并行进位链逻辑图：位一组并行进位链逻辑图：4 4位一组并行进位链示意图：位一组并行进位链示意图：1616位组内并行、组间串行进位链框图：位组内并行、组间串行进位链框图：进位链延迟时间：进位链延迟时间：n由于每一组并行进位网络都是二级门，由于每一组并行进位网络都是二级门，设每级门延迟为设每级门延迟为tdtd，则，则1616位组内并行组位组内并行组间串行进位链的延迟时间是间串行进位链的延迟时间是8td8td。 2) 2)组内并行

6、、组间并行的进位组内并行、组间并行的进位链链n这种进位链又称为多重分组跳跃进位链。这种进位链又称为多重分组跳跃进位链。组间也采用并行进位链结构，这样将会组间也采用并行进位链结构，这样将会进一步提高运算速度。进一步提高运算速度。n 以以1616位组内并行组间并行进位链为位组内并行组间并行进位链为例，采用了二重进位链，且第二重进位例，采用了二重进位链，且第二重进位链也是并行结构，见下图所示。链也是并行结构，见下图所示。1616位组内并行组间并行进位链框图：位组内并行组间并行进位链框图：n将每个小组最高位的进位信号分成进位将每个小组最高位的进位信号分成进位传送函数和进位生成函数两个部分：传送函数和进位生成函数两个部分：进位传送函数进位传送函数进位生成函数进位生成函数各组间进位的表达式：各组间进位的表达式：各小组的进位生成函数和进位传递函数各小组的进位生成函数和进位传递函数的逻辑表达式：的逻辑表达式：各组的各组的进位生进位生成函数成函数各组的各组的进位传进位传递函数递函数组内、组间并行进位第一组内进位链逻辑图组内、组间并行进位第