集成电路上机报告

1、集成电路设计上机实验报告班级： 1302018 姓名：学号： 黄瑾男 2016年 4月 25 日目录第一部分 简单数字电路设计 （1）D触发器设计（2）全加器设计（3）加/减法计数器设计第二部分 简单模拟放大电路设计（要求：用Sedit画图、Ledit/SPR自动布局布线、Tspice功能仿真。）第三部分 手工绘制CMOS结构Nand2或Nor2或Inv版图第四部分 模拟电路设计、仿真及版图绘制 （要求：对一个模拟电路如差分对完成Sedit画图、Tspice功能仿真、Ledit手工画出版图。）第一部分 简单数字电路设计D触发器设计详细设计过程 ：D触发器（data f

2、lip-flop或delay flip-flop）由6个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。工作过程如下：1）CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。2）当CP由0

3、变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。3）触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径；该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用，故该反馈线称为置1维持线，置0阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维

4、持在0状态的作用，称作置0维持线；Q4输出至G3输入的反馈线起到阻止触发器置1的作用，称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 /span>。由基本RS触发器的逻辑功能可知，Q=Q3非=D。特征：1）功能表DCLKQQN0时钟上升沿011时钟上升沿10×0last Qlast QN×1last Qlast QN1 2）方程3）时序图波形图(CP,

5、D,Q)Tanner电路：波形：版图：结果分析 Tanner电路图是按照标准d触发器原理图绘制的，输出Q的波形应该是D波形向后平移一个单位。从波形上看符合此原理。版图是利用spr功能自动生成的，如上。全加器设计详细设计过程一位全加器(FA)的逻辑表达式为：SABCinCoABBCinACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0S3控

6、制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 Xf（A，B)Yf（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。 表2-1一位全加器的真值表ADD100110011ADD2 01010101CARRY_OUT 00001111SUM<011010   01tanner电路图： 波形：版图：加法计数器详细设计过程 首先分析加法计数器原理如下： 利用四个d触发器级联，D跟Q非连接，D会周期性变化，同时Q非给下一个FF的CP,所以下一个FF的D变化周期是上一个的一倍。Q0到Q3

7、分别是输出端的低位到高位，形成四位二进制输出。电路图： 波形：版图：原理分析如上面所述的详细设计过程。结果分析： 波形图很好的反映了四位二进制计数器原理。第二部分 简单模拟放大电路设计差分放大器详细设计过程 差分放大器可以用晶体三极管（晶体管）或电子管作为它的有源器件。输出电压u0=u01-u02,是晶体管T1和T2集电极输出电压u01和u02之差。当T1和T2的输入电压幅度相等但极性相反,即us1=-us2 时，差分放大器的增益Kd(称差模增益)和单管放大器的增益相等,即KdRc/re,式中Rc=Rc1=Rc2,re是晶体管的射极电阻。通常re很小,因而Kd较大。当us1=us2 ,即两输入

8、电压的幅度与极性均相等时，放大器的输出u0应等于零,增益也等于零。电路图：波形仿真：1、输出2、A端3、B端版图： 第三部分 手工绘制CMOS结构Nand2或Nor2或Inv版图反向器版图原理图及电路符号为原理：(1)当UI=UIL=0V时，UGS1=0，因此V1管截止，而此时|UGS2|>反相器|UTP|，所以V2导通，且导通内阻很低，所以UO=UOHUDD， 即输出为高电平.(2)当UI=UIH=UDD时，UGS1=UDD>UTN，V1导通，而UGS2=0<|UTP|，因此V2截止。此时UO=UOL0，即输出为低电平。 可见，CMOS反相器实现了逻辑非的功能.CMOS反相

9、器的主要特性?CMOS反相器的电压传输特性如图2.7-2所示。CMOS 反相器的电流传输特性2.7-3图 2.7-2 CMOS反相器的电压传输特性在AB段由于V1截止，阻抗很高，所以流过V1和V2的漏电流几乎为0。 在CD段V2截止，阻抗很高，所以流过V1和V2的漏电流也几乎为0。只有在BC段，V1和V2均导通时才有电流iD流过V1和V2，并且在UI=1/2UDD附近，iD最大。版图绘制如下：课程总结：这次上机我掌握了tanner的基本操作与分析方法,掌握各种虚拟仪器的使用方法。我们要适应未来社会的发展，多学点专业技术知识，就像今天学习的内容，掌握各种仿真分析法,掌握各种模拟和数字电路的特点，能做基本的设计电路,理解软件在常用电力电子电路中的一般分析步骤。这都是我们这次实验需要掌握的。   我们还要