Quartus-II使用教程-完整实例2

1、Quartus 入门教程(个Verilog程序的编译和功能仿真)Quartus n是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入 方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的 EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。菜单栏第一步：打开软件快捷工具栏CiyppalQiLva Mierwchy资源管理窗口iTaAw.血! Hisrmidv 色冋离 鼻' Design工作区任务管理窗口H-fi* |CQirpildMa aTAGfE CanpL14K： Synhd丄ks信息栏&#

2、163;jjfin®. / FYQcessho Ejdra Ihlo Inlo Wartimj Citic-al Wairphja Eikm A 5 申卩旧貝A Flaci /Mswage:For Help, press, FlIdb恤UM快捷工具栏：提供设置(setting),编译(compile )等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。New Project Wizard: Add Files page 2 of 5所

3、选的芯片的系列型号Speedy the path names ol anj/ non-default libraries.IJAer Librai*e$v Back I 恥毗” Finish I恥弟3选择芯片型号（我们选择cyl one II系列下的EP2C70F896C6芯片）（注：如果不下载到开发板上进行测试，这一步可以不用设置Mew Project Wizard: Family & Device Settings page 3 of 5JSelect the family arid devicepou want to taget for compilation.快速搜索所需的芯片

4、Show in Available device*Fandy:Cycfthe IIPackage:nyDevicesRih court:Target deviceC Auto device selected the Fitter5pecMic device selected in 'Available devices listSpAed grade： Ar (yP Show advaneed devices rNameCoiev.LEsEP2C70FS72C71.2V6841SEP2C70F672CS1.2V68416EP2C70FS72ie1.2V5别WAvailable devic

5、es:EP2C7DF096C61.2V68416EP2C70F89eC71.2V68416EP2C70F996C81.2V68416EP2C70F89GI81.2V684162222dJ.L_r ConApanion deviceHardLopy:|疋 Limit DSP & RAM to HardCopy device resoijrceHard Copy CGiripatible only< Btck彌'F i ni wh | 职消4选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None,然后next）New Project Wizard: EDA

6、Tool Settings page 4 of 5选择第二方综合工具，如果使用Quartus内部综合工具 贝U选择Specify the other EDA look m addition to the Quadu$ II $oHware used with the projectnone选择第三方仿真工具，如果使用Quartus内部仿真工具 贝U选择none选择时序分析仪5工程建立完成（点finish）Hew Project Wizard: Suminary page 5 of5J |XProject direcltfy:E-/国家蓿品课程撒件测试/Projett name：T gp-lev

7、el design entity:lestNumber of fifes added:0Number of uAr libraii&$ added：0Device assignments:Family name：:CjAclone IIDevice:EP2C70FE96C6EDA tools:Design entry/syntlhesis:vNone>Simulation;<None>Timing analysis:Operating condition:vNone>Core voltage:1 2VJunction lemperMure range:0'

8、;85 人工程建立完成，该窗口显示所建立工程所有的芯片, 其他第三方EDA工具选择情况，以及模块名等等Hk | "氷|口趣二j|_第三步：添加文件(file>new> VHDL file),新建完成之后要先保存。New区八SOPC Builder Systema-Design FilesAHDL FileE lock D iagram/S chenftatic FileEDiFFiig我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式State Machine FileSystemVerilog HDL FileTel Scrpt Fil

9、eVerilog HDL File目 HDLFil -Memoiy FilesHewadecimal (InbekFcimat) FileMemoiy Initi 日 li 拍 lion File-Verification/D ebugging FilesI n-Sy?tenri Sources and Probes File Logic Answer Inlerface File SignalTap II Logic Analyzer File Vector Waveform File -Other FilecAHDL Include FileBlock Symbol FileChain D

10、escription FileSAiopsys Design Constraints File T ext FileOKCencel第四步：编写程序以实现一个与门和或门为例,output out1,out2;assig n out 仁 a&b;assig n out2=a | b;en dmodule然后保存源文件；Verilog 描述源文件如下:module test(a3b,out1 ,out2); in put a,b;第五步：检查语法(点击工具栏的这个按钮(start Analysis & synthesis)Flow Summary语法检查成功，没有error级别以上

11、的错误Fl«v StatuiQu&rtu.3 II VersionReVfe S&JlsfiTop-levo-1 Enti tyS-QiCCccEEful Fri 丁心 22 09 K 20 20119.0 Build 13：*02/25/2009 SJ FullF«ilyDevi ceTiaiaDg NodelsMet tinsnA: requir ententsTot H1slsirTiAIltEtestt q-st ryeldifift IISP2CT0J596CF in«l»/A22D4il0该窗口显示了语法检查后的详细 信息，包

12、括所使用的io 口资源的多 少等内容，相应的英文名大家可以 自己查阅global Settr双击location为您的输入输出配置引脚GroupsNamedhate<<re/mcde>>Top Wew Wire BondCyclone IH EP2C70F896C6工日1主7点击确定完成语法检查第六步：(锁定引脚，点击工具栏的'n (pin planner)(注：如果不下载到开发板上进行测试，引脚可以不用分配)0 Qudrtus II F:/1XQ個彖荊品课程朋件测试/h£ test (Mn Planner)XJO&ODOOO oooonooo

13、'§88888§W«B OOvAQ06Gv ooocdoooce:厂7 ooioo;舷哦Named REdit x >/F"创 |Rr« al二L 一 2 一 3 *r 一 5prwsPL各个端11的输入输出顶层某块的输入输出11 !.-J物理的芯片端口想对应T5第七步：整体编译（工具栏的按钮(start Complilati on)II Versi onRevision Hwe1 op-lijvel Entity Ham 电Fin 辽 yDevice*Timing. Hodelatimimy r4HiuiranTotil l&a

14、mp;gte elAnenlETotal cAmbinafim?Dedicat«ed_ logic registeiETot J Tigi =ltF5Total pinsTotftl var 1 u.J pin 玉Total memory bitsEnlftdd«xl lultiplitr 9-bi I tlMutsTotal PLLsWuw.Mul-¥rt Jul 22 09:37:56 20119.0 Build 132 CE/25/2009 SJ FoLl Version last认妣CycloEtt IIEP2C7GF896C6w2 / 6&116

15、( < 1 % )2/ 63.( < 1 % J0/6& 41& (fl%)04/622 ( < 1 % )0fl/ 1, 152.000 ( 0 « )0/3X(0)0/4(0%)该窗口给出综合后代码的资源使用情况既芯片型号等等信息。选择为使用端口选项卡第八步：testbench仿真仿真环境配0 y Settings-XUEX112：Categ&yGeneralRiesUxMltt Operatng Settings and CondtionsVoitoge Tenoefature Compdation Process SettingsEa

16、rly TMng Estimate IncrementalPhyscal Synthes Opttmaations H)A Tool SettnosDe 蚁 Eftfr y/Synthttii SmubnoH Tfnng Analysis Formal VenfkaDon Bord-levd Analysis &. Synthesis Settnsvm(X Input Ventog rt)L Input DcfaJt Parameters Rttef Settings TimeQuest Tmr>g Analyzer Assernbier0«刃仃 Assslant StgrFTop II Loqk Andywr Loqc Anaiyw Internee PoerPtey Power Anriyrer Setings SSNAnaly2erIDA Tool SettingsSoeofy the other S>A tools used 版th the Quartus n software to devop your project.E3 、Tod TypeTool NameFofmat(s)Run Tool AutomaticallyDesqn Entry/Synthwis<None>；匚 Run this tool auto(nat