基于VHDL的数字频率计的设计与实现

1、基于VHDL 的数字频率计的设计与实现王戎丞,陈可中,明鑫(广西大学物理科学与工程技术学院广西南宁530004摘要:介绍一种基于VHDL 的采用自顶而下(up t o bottom 设计方法实现的数字频率计。该设计方法与传统的设计方法相比,具有外围电路简单,程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性,便于及时的调整设计方案,避免了传统方法中到项目开发的后期才发现方案不妥,从而造成人力、物力的浪费。同时,在本设计中用到的CP LD 器件运行稳定可靠,可反复擦写,便于系统的维护与更新。关键词:VHDL ;EDA ;频率计;自顶而下中图分类号:TP 3

2、12文献标识码:B 文章编号:1004373X (20051500003Design and Realization of Digital Frequency Count er Based on VHDLWANG Rongcheng ,CHEN Kezhong ,MING Xin(College of Physics Science and Engineering Te c hnology ,Guangxi U niversity ,Nanni ng ,530004,Chi na Abstra ct :The design met hod,which realizes digital freq

3、uency counter of up t o bottom ba sed on VHDL is intr oduced.Compar ing with tr aditiona l design method ,this design method has cha racter istics of simple per iphera l cir cuit ,easy m odificative procedure and de-bugs ,etc .Especially it can come and for esee feasibility of the design pr oject th

4、rough the soft war e way to imitate the tr ue mode in t he design s early stage,benefit t he pr ompt adjustment of the design pr oject,and avoid finding t he project im pr oper thus ca uses the em er-gence of such a sit uat ion of waste of the manpower and ma terials until what the pr oject is devel

5、oped later stage in t he tr aditional method .Meanwhile ,CPLD device which is used in the design runs steady and r eliable ,and can be er ased and written repeatedly ,it a lso benefits systematic ma intenance and update.Ke ywords :VHDL;EDA;fr equency counter ;up t o bott om收稿日期:20050405基金项目:广西大学设备处实

6、验课独立设课项目“电子技术实验”序号:10;广西教育科学“十五”规划重点资助课题“电子技术实验教学改革研究”(2001A013;广西教育科学“十五”规划课题“电子技术实验教学新体系的探讨”(2003 B 15。从以前的无线电技术到单片机,直到现在的EDA (电子设计自动化技术,电子设计的方法发生着翻天覆地的变化。在信息技术高速发展的今天,FPGA /CPLD 器件的频繁使用,以及VHDL (Very High Speed Int ergrated Circuit Hardware Description Language,超高速集成电路硬件描述语言语言在电子系统设计中的应用使电子系统的硬件设计

7、实现了软件化。因此电子设计的理念从传统的至底向上(down to up 变为至顶向下(up to down ,使设计的方式更灵活,大大提高了效率、缩短了开发周期。本文介绍了基于CPLD 器件通过VHDL 语言的数字频率计的设计。1测频原理测频法就是在确定的闸门时间T w 内,记录被测信号的变化周期数(或脉冲个数N x ,则被测信号的频率为:f x =N x /T w测周期法需要有标准信号的频率f s ,在待测信号的一个周期T x 内,记录标准频率的周期数N s ,则被测信号的频率为:f x =f s /N s因此应采用通过对单位时间(1s内对被测对象的脉冲数的测定来换算出频率值。本频率计的主体

8、框图如图1所示。图1系统构成框图主控部分,控制产生各种时序,协调各功能模块工作。计数器由8个十进制计数器组成。因此测量的范围是199999999Hz,锁存器把测得的数值锁存到显示部件。测量时,主控部分设置1个控制信号时钟CLK _CNT ,1个计数使能信号TSTEN 和1个与使能端反相的所存信号LOAD,以及清零端RST CLK _CNT 的输入频率为1Hz,则使能端TSTEN 就输出一个脉冲宽度为1s 的周期信号,作为计数的闸门信号。由于TSTEM 对每一个计数器的使能端同步,所以在TSTEN 的高电平期间允许各个计数器工作,低电平停止计数并保持计数值。在LOAD 的上升沿将计数值锁存到锁存

9、器SC32B 里,然后8位数码管就可以102电子技术王戎丞等:基于VHDL 的数字频率计的设计与实现稳定显示频率值了。系统的内部逻辑框图如图2 所示。图2频率计内部逻辑图2硬件外围电路设计(1由于使用了CPLD 器件,因此硬件电路的设计变得十分简洁。只需要把CPLD 的I/O 脚引出来,接上相应的外围器件就可以了。本设计的核心硬件是CPLD ,目标芯片是Alt era 公司的EPM 7128S LC 8415,该芯片有4个专用输入端和64个I/O 引脚。CPLD 与ASIC 和专用数字芯片(如74SC164等的一个重要区别是其I/O 口的功能可任意在软件上设定,这样在硬件设计中便可只用考虑电源

10、线与地线的分布,以减小高频电流噪声对数据传输的影响,其电路设计如图3 所示。图3外围硬件电路图(2只要涉及到逻辑器件的电子产品设计,需要特别重视的2个因素是:电源;时钟。EPM7128S 采用DC 5V 电源;时钟则采用50MHz 四脚金封晶振提供脉冲信号,经分频器后得到所需时钟;电源和时钟与目标芯片的连接则通过插接件进行连接。3在Max +Plus 环境下的VH DL 程序设计Max+Plus 是ALTERA 提供的FP-GA/CPLD 开发集成环境,他的应用方法和设计流程对于其他EDA 工具的使用有一定的典型性Max +Plus 支持VHDL ,Verilog ,AHDL 语言文件以及原理

11、图、波形、EDIT 等格式的文件作为设计输入,并支持这些文件的任意混合设计。接下来,以本设计为例介绍VHDL 语言设计的十进制计数器.以文本输入(*.VHD 的方式在Max +Plus 里编写的程序代码如下:LIBRARY IEEE ;USE IEEE .STD _LOGIC _1164.ALL ;USE IEEE .STD _LOGIC _U NSI GNED .ALL ;ENTIT Y CNT 10B IS /实体P ORT (CLK :IN STD _LOGIC;/定义计数信号R ST :I N ST D _LOGI C;/定义复位信号EN :I N ST D _LOGIC;/定义使能信

12、号COUT:OUT STD _LOGIC;/定义进位信号CQ :OUT ST D _LOGIC _VECTOR(3DOWNT O 0/定义计数输出信号;END CNT10B;ARCHITECT URE BEHAV OF CNT10B I S /结构体BEGINP ROCESS(CLK,R ST,ENVARIABLE CQI:STD _LOGIC _VECTOR(3DOWNT O 0;/定义变量BEGINIF RST =1THEN CQI :=(OT HER S =0;/计数器复位ELSIF CLK EVENT AND CLK=1T HEN /检测时钟上升沿IF EN =1THEN /检测是否允

13、许计数IF CQI 0;/计数值清零END IF ;END IF ;END IF ;IF CQI =1001THEN COUT =1;/计数大于9,输出进位信号ELSE COUT =0;END IF ;CQ =CQI ;/输出进位信号END P ROCESS ;END BEHAV ;103现代电子技术2005年第15期总第206期电子技术应用系统自动生成的电路图如图4 所示。图4十进制计数器4系统初步软硬件联调(1完整的程序编译通过后,可在Max +Plus 中建立波形文件(*.SCF,设置好时钟和各信号的初始电平后,便可运行仿真器进行仿真,仿真波形如图5所示。图5说明:FSIN 端输入为待测

14、频率,现假定为2Hz ;CLK 端为标准时钟输入,闸门值为1s ;低4位DOUT 30输出为0010H,即为十进制的2,因此可以得知该设计的 内部时序运行与预定时序相吻合。图5仿真波形图(2Max+Plus 软件在对一个设计进行编译过程中,编译器会生成一个器件使用报告文件(*.rpt ,他提供了该设计项目中使用的器件引脚和连接信息。报告文件中包括一个引脚分配图,他标明了用户使用的信号引脚、V CC 和GND 引脚以及未曾使用的引脚。芯片中各I/O 口的功能可在软件环境中任意设定,这亦是CPLD /FPGA 的一大特点(单片机及其他逻辑芯片无法实现I/O 功能重置。参考文献1朱运利,孙丽霞,陈思

15、海.EDA 技术应用M .北京:电子工业出版社,2004.2潘松,黄继业.EDA 技术实用教程M.北京:科学技术出版社,2002.3谭会生,张昌凡.EDA 技术及应用M .西安:西安电子科技大学出版社,2001.4肖冰,郭莉,安德宁.数字电路与逻辑设计实验技术M.北京:北京邮电大学出版社,2000.5侯伯亨,周端,张慧鹃,等.数字系统设计基础M .西安:西安电子科技大学出版社,2000.6马洪亮,郭建英,丁喜波.利用P LD 器件实现高频电信号的测量J .哈尔滨理工大学学报,2002,7(2:61.7于海燕,庞杰.可编程逻辑器件与EDA 技术的发展J.沈阳工业大学学报,1996,21(3:21

16、3.8张常年,王振红.基于可编程器件的定时器设计J.电子工程师,2002,28(2:58.9潘松,王国栋.VHDL 实用教程M.成都:电子科技大学出版社,2000.(上接第99页上相对于基本遗传算法有了明显的提高。这就从试验的角度上证明了模拟退火和分层遗传算法结合方案的正确性。7结语(N +M 容错系统费用模型是一个高度非线性和复杂性的模型,为了避免基本遗传算法的缺点,高效且准确地求得其最优解,本文将模拟退火法和分层遗传算法结合起来以实现此类模型的优化求解。模拟退火分层遗传算法避免了超级个体问题,保证了优化的有效性,不仅在进化效率上比基本遗传算法有了很大的提高,而且还有效地克服了基本遗传算法可

17、能出现的不收敛现象,提高了收敛的精度。从成本模型的优化结果可见,将基于模拟退火机制的分层遗传算法应用于(N +M 容错系统成本模型的优化设计是可行且高效的,取得了满意的结果。本文的方法和结论对水电站(N +M 容错系统的设计和工程应用具有重要参考价值。参考文献1Wang Shengtie ,Ye Luqing,Ma lik O P.Intelligent Net-worked (N +M F ault Toler ant System s for Hydr opowerStatio J .Hydr oelectr ic Ener gy ,1999,17(1:6672.2王生铁,叶鲁卿,邴凤山.水电站(N +M 容错系统可靠性分析J.水电能源科学.1998,16(1:4650.3王小平,曹立明.遗传算法M .