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文档简介
1、 Credit Service深圳市信思电子有限公司Shenzhen Credit Service Electronic Co.,ltd阻抗设计与制造工艺阻抗设计规范1.产前设计我们公司的阻抗产前设计,主要根据客户给定的线宽、间距、叠层等,用POLAR公司的CITS25软件进行阻抗值计算,对不满足客户阻抗值及公差要求的,对影响阻抗值的各相关因素进行微量调整,以至达到满足客户的要求。1.1影响阻抗值的因素有:介质厚度H、导线宽度w、导线厚度T、介质常数r,它们对阻抗值的影响程度也不相同,以表面微带线结构为例,各因素的影响程度如下: (1)介质厚度H; (67%) (2)导线宽度w; (17%)
2、(3)导线厚度T; (11%) (4)介质常数r;( 5% )影响阻抗值的各相关因素:阻抗变大r 变小介质常数r阻抗变大T变小导线厚度T阻抗变大W变小导线宽度W阻抗变大H变大介质厚度H对阻抗影响变化趋势影响项目1.2 阻抗控制因素:1.2.1绝缘基材的厚度H: (67%)当介质层愈厚时,特性阻抗值也愈高. 就阻抗控制的观点而言,改变线路与接地层间介质的厚度,将会造成电路板上所有的线路中的阻抗改变,如果叠层固定是只是想改变某一线路阻抗时,掌握其线宽应该是最容易进行的。在线路板的制作过程中,可以先把固定的参数(介质常数、介质厚度、镀层厚度)予以限定,并假定其为常数暂时不管,然后只专注于线宽对阻抗的
3、影响。1)半固化片参数。型号介电常数(1G hz)压制厚度公差10803.90.00295 "±0.0004"21164.00.0045 "±0.0005"76284.20.0073 "±0.0006"2)标准叠层 见PCB加工参数参考新版 中叠层说明1.2.2线路宽度W: (17%)线宽控制:对特性阻抗线需在设计值的基础上,按铜箔厚度对图形进行补偿,见下表:a)外层及内层线宽间距设计原则内层线宽的BEEF要照顾到内层孔到线间距的问题,要在内层孔到线间距9mil的基础上BEEF。b) 特性阻抗板设计线宽与
4、Polar软件中线宽W、W1的关系。1.2.3 线路厚度T:(11%)降低信号线的厚度也可以提高其阻抗值.在以上影响传输线特性阻抗的因素中,在现有的设备及材料情况下,只能从蚀刻线宽及镀层厚度上寻求突破.铜箔厚度: 1 OZ = 1.4 MIL = 35 UM1.2.4 介质常数r (5%) 1) 介质常数简介介质常数DIELECTRIC CONSTANT 也称透电率PERMITIVITY,日文术语称为诱电率,一般人称为介电常数。目前,FR4板材在1MHz之下约为4.24.5,而最佳介质常数板材TEFLON 则为2.2。传播速度×介质常数光速由此可以看出传播速度与介质常数有关. 介质常
5、数的变化,做为我们印制板的生产者是无法有效控制的,一般都希望将介质常数尽量降低,迫使散逸系数也随之减小,以减少讯号的损失与加快讯号传播的速度。我们购进的基板材料却应要求其介质常数的低值与稳定,以使得我们在多层板的加工过程中控制要素的简化,达到满意的阻抗控制结果。2) 粘接片压制厚度及介电常数:型号介电常数(1G hz)压制厚度公差10804.00.00295"±0.0004"±0.0004"21164.20.0045"±0.0005"±0.0005"76284.60.0073"
6、7;0.0006"±0.0006"2.生产控制2.1 介质层厚度控制:2.1.1。材料选择严格,半固化片使用同一批次材料并指定厂家及介电常数。2.1.2。从图形设计上注意铜区分布尽量均匀。2.2.3 9点法测试层压厚度的均匀性100 % 检,介质层厚度变化不能大于10%. 2.2 线宽、镀层控制: 线宽精度:±10% 铜箔厚度误差:±0.005mm2.4 其它工序控制2.4.1成型控制:a) 划槽提示;加工时不能划伤板边测试条。成型提示;需将板边测试条送交试验中心,每批次十个。b) MI应明确提示哪层有阻抗要求,哪层做参考层。并应提示成型特性阻
7、抗板。保证测试样片的完整稳定性c) 测试COUPON不能有划伤、砂眼,导线增、减(如缺口、凸起等)不能大于线宽的10%3. 检测手段3.1 我公司采用POLAR阻抗测试仪,目前可测试1.7G至4.0G频率下的特性阻抗值。3.2 每次测试实验室保留一个样品作为存档,作为质量跟踪。3.3 每个品种的测试数据存档保留,以便不断的改进提高。 通过以上严格检测,保证提供给客户的板报100%合格。4. 注意事项客户提出阻抗控制的要求: 当客户设计的产品中有阻抗控制的要求时应在其订单制作要求中提出,其内容包括以下内容:A、 需要控制阻抗的线条宽度及铜厚;B、 需要控制阻抗的阻抗值及公差;C、 需要做何种类型的阻抗控制:特性或差分,如要是差分阻抗控制应提供线间距;D、 层次排列:注明需要控制阻抗的线条在哪
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