基于FPGA实现的SCI接口电路IP核的设计

1、基于fpga实现的sci接口电路ip核的设计随着超大规模(very large scale integration vlsi)工艺技术的进展，芯片的规模越来越大，集成规模以摩尔定律增长。现场可编程规律器件()因为兼具可编程规律器件的现场可编程的灵便性，以及门阵列器件集成度高的优点，在数字系统设计被广泛采纳。同时，asic技术的不断完美以及功能强大的软件开发平台的浮现，使得fpga器件在现代数字系统设计和微技术应用中起着越来越重要的作用。近几年来，等公司推出了内部嵌入存储器、微处理器的fpga器件，使得这种器件的应用更显其优越性；但在某些应用场合如数据采集时，需要将采集到的数据传送给pc机，然后

2、由pc机举行数据处理，这时就要借助来完成。因此，有须要在fpga器件中设计一种通信接口，以使设计的应用系统具备通信功能。因为sci通信接口电路具有结构相对容易、易于实现等特点，因此本文以sci接口电路为例介绍基于fpga器件实现的接口电路ip核的设计。sci接口电路结构sci接口端口映射sci的端口映射1所示，共有20个端口，各端口的功能为:图1 sci接口端口映射sci接口结构框图为sci接口内部结构框图2所示，主要包括以下单元:图2 sci接口结构框图发送器(tx)及其控制与状态寄存器。发送数据缓冲寄存器(txbuf07)包含sci接口要发送的数据；发送移位寄存器(txshf)；发送状态寄

3、存器位(txrdy、txempt)；发送控制寄存器位(tintena、txena)。接收器(rx)及其控制与状态寄存器。接收数据缓冲寄存器(rxbuf07)包含sci接口从scirxd接收到的数据；接收移位寄存器(rxshf)；接收状态寄存器位(rxrdy)；接收控制寄存器位(rintena、rxena)。可编程波特率发生器。由波特率高byte寄存器和波特率低byte寄存器组成，可得到64k种不同的位传输速率。当系统时钟为10mhz时，其位传输速率为19.07625.0kb/s。寄存器地址译码器。寄存器地址译码器负责对addr0addr2举行译码，确保能读/写sci中相应的寄存器。其与rd和w

4、r协作完成对sci内部各寄存器的读/写操作。工作原理数据传输格式为简化设计，sci以固定的串行数据格式传送数据，采纳nrz帧格式对数据举行编码，一个数据由1bit起始位、8bit数据位和一个停止bit共10bit组成。为确保采样到的数据位牢靠，选取每位数据包含8个sciclk周期。波特率的产生sci内部的串行时钟(sciclk)由系统时钟sclk与波特率寄存器共同打算。通过16bit波特率挑选寄存器，可以为内部串行时钟提供64k种不同的传输速率，其计算公式为:baud=sclk/(brr+1)*8其中brr为16bit波特率挑选寄存器的值。sci异步通信如前所述，在异步通信模式下一帧数据包含一

5、个起始bit、8个数据bit、一个停止bit。每个数据位占用8个sciclk周期。接收数据时序接收器在收到有效的起始位后开头操作，有效的起始位由延续的0电平组成，长度为4个延续的内部sciclk周期。对于起始位后的各位，接收器通过对该位的中间举行3次采样来打算位值，采纳在第4、第5、第6个sciclk周期，位值取决于多数采样点的值。数据从scirxd进入rxshf，移位进入rxbuf寄存器，并产生中断哀求，rxdrdy置1，表示已经接收到新字符。接收一帧数据的时序3所示。图3 接收一帧数据时序发送数据时序发送器与接收器工作原理基本相同，在txdrdy为低时，向发送数据缓冲寄存器写入一个数据后启

6、动发送；然后数据进入txshf，同时txdrdy为高，表示txbuf可以写入新值，并产生一个中断哀求。数据发送时序4所示。图4 发送一帧数据时序hdl实现状态机嵌套模型因为sci接口牵涉到复杂的状态机描述，需要采纳有限状态机的嵌套，形成树状的控制规律。这一点和所倡导的层次化、结构化的自顶向下的设计办法相吻合。图5是一种容易的状态机嵌套模型。图5 状态机嵌套模型采样一位数据的状态机接收数据起始位检测状态机结果图6 起始位检测仿真波形由图7仿真波形可知，采样一位数据的状态机在数据位的第4、5、6个内部sclk时钟举行。位值由多数采样的值打算，图中rxd在第4、5、6图7 采样一位数据的仿真波形个sclk时的值为1，故dok在第8个sclk时钟输出1，表示此次采样的一位数据为1。图7 采样一位数据的仿真波形结论sci接口电路由veriloghdl语言描述，可读性好，便于修改与测试，可便利地嵌入到用户的fpga系统。