基于FPGA的级联结构FFT处理器的优化设计

1、基于fpga的级联结构fft处理器的优化设计数字信号处理主要讨论采纳数字序列或符号序列表示信号，并用数字计算办法对这些序列举行处理，以便把信号变换成符合某种需要的形式。在现代数字信号处理中，最常用的变换办法就是离散傅里叶变换(dft)，然而，它的计算量较大。运算时光长，在某种程度上限制了它的用法范围。迅速傅里叶变换(fft)的提出访dft的实现变得临近实时，dft的应用领域也得以快速拓展。它在图像处理、语音分析、雷达、声纳、地震、通信系统、遥感遥测、地质勘探、航空航天、生物医学等众多领域都获得极其广泛的应用。随着技术的高速进展以及技术的成熟，采纳fpga芯片实现fft已经显示出巨大的潜力。目前

2、用fpga实现的fft处理器结构大致分为四种：递归结构、级联结构、并行结构和阵列结构。递归结构只利用一个碟形运算单元对数据举行逻辑的循环计算，用法硬件资源较少，但运算时光较长。级联结构每一级均采纳一个自立的碟形运算单元来处理，相对递归结构速度上有所提高，不足之处是增强了延时用的缓冲存储器用法量。并行结构对一级中的蝶形单元并行实现，阵列结构是将每一级的蝶形运算单元所有并行实现，这两种结构有很高的运算速度，但消耗的资源过大，普通不采纳。为了提高运算速度，特殊是为了适应多批数据处理，普通采纳级联结构实现fft处理器。1 fft整体结构设计在fft算法中，目前大多用法基-2和基-4算法实现级联结构的f

3、ft处理器，除此之外，也可采纳基-8和基-16算法来实现。随着基数的增大，对于相同点数的离散数列，处理器所分的级数越少，对缓冲存储器的需求也越小，因此考虑采纳基-16算法来实现fft处理器，但基-16算法只能实现离散数列点数是16的p次幂的fft。从而，引入混合基思想来改进基-16算法。设x(n)为n点有限长序列，其dft为：式中：n1=0，1，2，r1-1；n2=0，1，2，r2-1。将频率变量k(kk=k1r1+k0式中：k1=0，1，r2-1；k0=0，1，r1-1。式(1)可变换为：设r1=16p，r2=n16p=2，4，8，式(2)先将原非16的p次幂的n点fft分解为16p点的ff

4、t；再分解为n16p点的fft。首先对输入信号举行16p点的fft运算，然后将结果乘以一个旋转因子最后将计算出的数据举行一次n16p点fft运算，得到的结果即为所需要的n点fft运算结果。这样处理，既能削减分解的级数，又能使计算离散数列点数只需是2的整数次幂即可。以1 024点为例，只需分解成两级基-16运算模块和一级基-4运算模块即可实现，其fft处理器结构图1所示。在此结构图的前端增强削减基-16运算模块或将最后一级基-4运算模块改为基-2或基-8运算模块，就可以实现其他离散数列的点数只需是2的整数次幂的fft运算。2 蝶形运算核的实现21 基-16蝶形运算核假如挺直将基-16蝶形运算公式

5、转换到硬件中实现基-16运算核，其结构将非常复杂的。因此，采纳易实现的频域抽选基-4算法来实现频域抽选基-16蝶形运算核。由基-4蝶行运算单元实现的基-16蝶行运算单元2所示。采纳并行流水结构实现的基-16运算核，一个数据时钟可处理16个数据。而每次蝶形运算在一个数据时钟内只需要计算出一个结果，这将造成资源铺张。因此，采纳级联结构实现的基-16蝶形运算核，用两个基-4蝶形运算核分离复用4次来实现每一级中的四个蝶行运算，中间用一个串行出入输出的寄存器举行衔接，其结构框图3所示。22 基-4蝶形运算核基-4蝶形运算核的结构4所示，其中加减模块为两级流水结构，一次可以计算4个数据。蝶形运算的四个串行

6、输入数据经串并转换器转换为四路并行数据，进入加减运算单元。计算出的4个并行结果进入并串转换器后，串行输入复数乘法器和旋转因子相乘然后输出结果。由于图1中最后一级的数据只需要举行加减运算不需要再乘以旋转因子，所以图1中的基-4蝶形运算核是没有复数乘法器的，数据从并串转换器中挺直输出给缓冲存储器。23 复数乘法器虽然现在的高端产中已经集成了可以完成乘法的资源，但也是有限的。因此高效复数乘法器的设计对该设计来讲仍然十分的重要。复数乘法的标准式如下：r+ji=(a+jb)(c+jd)=(ac-bd)+j(ad+bc)式中：a，b分离为输人数据的实部和虚部，c和d分离为旋转因子的实部和虚部。根据这种标准

7、表达式，执行一次复数乘法需要举行4次实数乘法，2次实数加法和2次实数减法。将上述公式重新收拾为：r=(c-d)b+c(a-b)，i=(c-d)a-c(a-b)优化后的复数乘法器需要举行3次实数乘法，2次实数加法和3次实数减法，相比传统结构多了一个减法器，少了一个乘法器。在fpga中，加减法模块所占用的相对裸片面积要小于相同位数的乘法器模块。这样的优化还是很有价值的，在fft吞吐量不变的状况下，可削减25的乘法器用法量，在乘法器数量一定的状况下可高fft吞吐量。3 存储器单元传统的级联结构的fft处理器的缓冲存储器都是采纳乒乓结构，基本思想就是用两块相同的ram交替读出或写入数据。即其中一块ra

8、m在写入数据时，另一块ram用于读出数据。当用于写入数据的ram写满时交换读写功能。将乒乓结构中ram的内部存储单元地址用二进制数a9a8a7a6a5a4a3a2a1a0表示。以写满其中以块ram为一个周期，用一个二进制计数器m9m8m7m6m5m4m3m2m1m0生成的挨次写入，混序读取的乒乓结构ram的操作地址如表1所示。表1中第一，二，四块存储器的写操作地址和读操作地址是可以互换的，也就是将数据混序写入，挨次读取。因此，按照这个逻辑采纳一块可同时读写的双端口ram来实现第一，二，四块存储器。其基本思想就是对同一个地址举行读和写。以用一块双端口ram实现第一块存储器的为例，在第一个周期内双

9、端口ram根据地址m9msm7m6m5mdm3m2m1m0举行写操作，即数据是根据自然挨次储存的。在其次个周期根据地址m0m1m2m3m4m5m6m7msm9同时举行读写操作，读出的数据根据倒位序罗列，写入的数据根据倒位序储存的。 在第三个周期根据地址m9msm7m6m5m4m3m2m1m0同时举行读写操作，读出的数据根据倒位序罗列，写入的数据是根据自然挨次储存的。依次类推下去，读出的数据都是根据倒位序罗列。同样其次块和第四块存储器的存储地址也具有这样类似的循环逻辑。因此惟独第三块存储器需要用乒乓结构的ram实现，与传统全部存储器都用乒乓结构ram实现相比，节约了38的存储单元。设计中用mat

10、lab软件挺直生成旋转因子，并将其转化为16位有符号定点数写入mif文件。然后用rom挺直调用mif文件，将旋转因子预置在rom中。4 结果选用公司生产的cyclone 的ep2c35f484c7芯片上举行验证，在quartyus72软件中举行编译和仿真。通过对高基核的优化处理，该设计对规律单元消耗量和传统用基-4算法实现相近，仅为4 399，但因为本文采纳了高基低基组合的混合基算法，在处理1 024点的离散数列时，处理器所分的级数仅为3级，相对传统的低基数算法，其实现削减了对缓冲存储器块数的需求；并通过对缓冲存储器的优化设计，又比所有用乒乓结构ram实现的传统办法节约了38的存储单元，因此占用的存储资源仅为154 048 b。仿真波形5