恢复余数法定点原码一位除法器的设计

1、课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:恢复余数法定点原码一位除法器 的设计院(系:专 业:班 级:学 号:姓 名:指导教师:完成日期:目 录附 录(电路原理图 . 25第 1章 总体设计方案1.1 设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则:判断被除数 与除数的大小,若被除数小,则上商 0,并在余数最低位补 0,再用余数和右移一 位的除数比,若够除,则上商 1,否则上商 0。然后继续重复上述步骤,直到除尽 (即余数为 0或已得到的商的位数满足精度要求为止。上述计算方法要求加法器的位数为除数位数的两倍。另外,上商 0还是 1是 计算者用观察比

2、较的办法确定的,而计算机只能用做减法判断结果的符号为负还 是为正来确定。当差为负时,上商为 0,同时还应把除数再加到差上去,恢复余 数为原来的正值之后再将其左移一位。若减得的差为 0或为正值时,就没有恢复 余数的操作,上商为 1,余数左移一位。1.2 设计思路定点原码一位除法的计算有恢复余数和加减交替两种算法,商的符号为除数 与被除数两符号位的异或值,数值则为两数绝对值相除后的结果。此设计方案仅 采用恢复余数法进行设计。 该方案的整体设计主要包含五个部分, 分别是寄存器、 数据选择器、补码器、加法器以及移位寄存器。寄存器数据选择器选择数据寄存器:寄存被除数 X 和余数的其中一个, 6位二 进制

3、数(包含 2位符号位 , D 触发器,上 升沿触发;除数寄存器:寄存除数 Y , 6位二进制数(包含 2位符号位 , D 触发器, 上升沿触发;余数寄存器:寄存余数, 6位二进制数(包含 2位符号位 , D 触发器, 上升沿触发;数据选择器选择器 A :“与”门逻辑电路,选择输出 0和除数 Y 的其中一个。当输入 低电平时,输出 0;当输入高电平时,输出除数 Y ;选择器 B :“与”门逻辑电路,选择输出被除数 X 和余数的其中一个。当 输入低电平时,输出被除数;当输入高电平时,输出余数; 补码器:将除数 Y 的 4位有效二进制数取反加一,求其 Y补;加法器加法器 A :将数据选择器选择数据寄

4、存器中的值和 Y补求和,判断结 果正负,决定上商 0还是上商 1;加法器 B :若加法器 A 中的结果为负,将结果加除数 Y ,恢复余数; 移位寄存器移位寄存器:实现移位功能,将被除数(余数左移;商移位寄存器:寄存每一次计算所得的商,依次左移得到最终结果商。 恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入 方式, 经编译、 调试后形成 *.bit文件并下载到 FPGA XCV200可编程逻辑芯片中, 经硬件测试验证设计的正确性。其原理框图如图 1.1所示。 图 1.1 恢复余数法除法器的原理框图1.3 设计环境硬件环境:伟福 COP2000型计算机组成原理实验仪、 FPGA

5、 实验板、微 机;EDA 环境:Xilinx Foundation F3.1 设计工具、 COP2000仿真软件。 第 2章 详细设计方案2.1 顶层方案图的设计与实现设计采用自上而下的设计方法,顶层方案图实现恢复余数法定点原码一位除 法器的逻辑功能,采用原理图设计输入方式完成,电路实现基于 FPGA XV200可 编程逻辑芯片。在完成原理图的功能设计后,把输入 /输出信号安排到 FPGA XV200指定的引脚上去,实现芯片的引脚锁定。顶层图形文件主要由三个寄存器模块 (U2、 U5、 U7 、 两个数据选择器模块、 一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整 的设

6、计实体。可利用 Xilinx Foundation F3.1模块实现顶层图形文件的设计,顶层 图形文件结构如图 2.1所示。 图 2.1 定点原码一位除法器顶层图形文件结构图 2.1中 P81、 P82、 P84、 P85、 P86、 P87为从高位到低位被除数输入端; P96、 P97、 P100、 P101、 P102、 P103为从高位到低位除数输入端; P213为脉冲 信号输入端; P73为始能端, 开始时为低电平, 以后一直处于高电平; P217、 P218、P220、 P221、 P222、 P223为从高位到低位余数输出端; P231、 P232、 P234、 P235为从高位到

7、低位商的输出端。(1器件的选择由于硬件设计环境是基于伟福 COP2000型计算机组成原理实验仪和 FPGA XV200实验板,故采用的目标芯片为 Xlinx FPGA XV200可编程逻辑芯片。 (2引脚锁定把顶层图形文件中的输入 /输出信号安排到 Xlinx FPGA XV200芯片指定的引 脚上去,实现芯片的引脚锁定,各信号及 Xlinx FPGA XV200芯片引脚对应关系 如表 2.1所示。 表 2.1 信号和芯片引脚对应关系利用 Xilinx FoundationF3.1编译器对顶层图形文件进行编译、综合、优化、 逻辑分割、适配和布线,生成可供时序仿真的文件和器件下载编程文件。2.2

8、 功能模块的设计与实现定点原码一位除法器 (恢复余数 的底层图形文件是由 10个模块组装而成的 一个完整的设计实体。可利用 Xilinx Foundation F3.1 ECS模块实现底层图形文件 的设计, 底层模块包括三个寄存器模块、 两个数据选择器模块、 一个补码器模块、 两个加法器模块以及两个移位寄存器模块,由 Xilinx FPGA XV200可编程逻辑芯 片分别实现。(1创建寄存器原理图内部主要用到 D 触发器,当上升沿到来时,输出与 D 端相同值,下降沿时, 保持数值不变,实现寄存功能。其原理图如图 2.2所示。图 2.2 寄存器原理图(2创建元件图形为了能在图形编辑器(原理图设计

9、输入方式中调用此芯片,需要为 A1 芯片创建一个元件图形,可用 Xilinx Foundation F3.1编译器的 Create Symbol模 块实现, CLOCK 为控制端 ,B0B5为输入端, F0F5为输出端。其元件图形如 图 2.3所示。(3功能描述 :上升沿触发,用于寄存数据。三个寄存器分别寄存通过数据选择 器选择的被除数和余数的其中一个,除数还有余数。 图 2.3 寄存器元件图形符号(4功能仿真对创建的寄存器模块进行功能仿真,验证其功能的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现。其仿真图如图 2.4所示。 图 2.4 寄存器

10、仿真图1. 选择器 A (选择输出 0和除数 Y (1创建选择器模块原理图选择器内部主要由与门构成,控制信号分别与各输入数据相与,因此当控制 信号为电平时,输出都为 0,当控制信号为高电平时,输出为输入数据。其原理 图如图 2.5所示。 图 2.5 选择器模块原理图(2创建元件图形H0H5为输入端, F0F5为输出端, C 为控制端。其元件图如图 2.6所示。 图 2.6 选择器模块元件图形符号(3功能描述 :当控制信号为高电平时,输出为输入值除数 Y ;当控制信号为-9-低电平时, 输出全为 0。 实现当余数为负时将其恢复为正数的 功能。(4功能仿真对创建的选择器模块进行功能仿真,验证其功能

11、的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现。仿真结果如图 2.7所示。 图 2.7 选择器模块仿真图2. 数据选择器 B (二选一数据选择器:选择输出被除数 X 和余数(1创建二选一数据选择器原理图二选一数据选择器内部主要利用六个二选一芯片,当控制信号为高电平时, 选择 B ,输出 B 中数据;当控制信号为低电平时,选择 A ,输出为 A 中数据。其 原理图如图 2.8所示。-10-11- 图 2.8 二选一数据选择器原理图其中,数据选择器逻辑框图如图 2.9所示。 图 2.9 二选一数据选择器逻辑框图(2创建元件图形A 、 B 、 A0A

12、5、 B0B5为输入端, S 、 C0C5为输出端, CO 为控制端。其元件 图如图 2.10所示。 图 2.10 二选一数据选择器元件图形符号(3功能描述 :实现对两组数据的二选一功能,每一时刻只能输出两组数据中 的一组,选择被除数和余数的其中一个。(4功能仿真对创建的二选一数据选择器模块进行功能仿真,验证其功能的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现。仿真结果如图 2.11所示。-12- (1创建补码器原理图 图 2.12 补码器模块原理图-13-补码器模块内部用到了一个 ADD4芯片,以对除数 Y 求其 Y补 , 通过对输入 的二进

13、制数的四位有效数字实行取反加 1操作。其原理图如图 2.12所示。(2创建元件图形Y0Y3为输入端, B0B3为输出端。其图形如图 2.13所示。 图 2.13 补码器模块元件图形符号(3功能描述 :对输入的除数 Y 的四位有效二进制数, 进行取反加 1操作, 求 得 Y补。(4功能仿真对创建的补码器模块进行功能仿真,验证其功能的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现, Y3为高位, B3也为高位。仿真结 果如图 2.14所示。 图 2.14 补码器模块仿真图(1创建加法器原理图加法器内部主要用到 ADDS 加法芯片以及一些与非门, 先将

14、输入的六位二进 制数转换成八位,即在高位加两个零,然后进行加法运算。最后,将得到的数据 输出低六位。其原理图如图 2.15所示。 图 2.15 加法器原理图(2创建元件图形为了能在图形编辑器(原理图设计输入方式中调用此芯片,需要为 FPGA XV200芯片创建一个元件图形,可用 Xilinx Foundation F3.1编译器的 Create Symbol 模块实现, A0A5、 B0B5是输入端, S0S5是输出端。其元件图形如图 2.16所示。 图 2.16 加法器元件图形符号(3功能描述 :输入两组数据,对其求和。两个加法器分别将数据选择器选择 数据寄存器中的值和 Y补求和以及所得余数

15、为负时将余数和 Y 以恢复余数的求和。(4功能仿真对创建的加法器模块进行功能仿真,验证其功能的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现。仿真结果如图 2.17所示。 图 2.17 加法器仿真图1. 移位寄存器(1创建移位寄存器原理图移位寄存器内部主要用到了与门和非门,依次将数据从低位传给高位,最低 位补零。其原理图如图 2.18所示。 图 2.18 移位寄存器原理图(2创建元件图形 图 2.19 移位寄存器元件图形符号为了能在图形编辑器(原理图设计输入方式中调用此芯片,需要为 YIWEI芯片创建一个元件图形, 可用 Xilinx Found

16、ation F3.1编译器的 Create Symbol模块 实现, A0A4是输入端, B0B5是输出端。其元件图形如图 2.19所示。(3功能描述 :将输入的数据左移一位。即将被除数(余数左移一位以进行 下一步运算。(4功能仿真对创建的移位寄存器模块进行功能仿真,验证其功能的正确性,可用 Xilinx Foundation F3.1编译器 Simulator 模块实现。仿真结果如图 2.20所示。 图 2.20 移位寄存器仿真图2. 商移位寄存器(1创建商移位寄存器原理图商移位寄存器内部主要用到了 D 触发器, CLK 信号依次到达上升沿时促使 D 触发器工作,依次将后一位数据传递给前一位

17、。其原理图如图 2.21所示。 图 2.21 商移位寄存器原理图(2创建元件图形为了能在图形编辑器(原理图设计输入方式中调用此芯片,需要为 SHANGYIWEIJICUN 芯片创建一个元件图形, 可用 Xilinx foundation F3.1编译器的 Create Symbol 模块实现, CLK 为控制端, C 是输入端, Q0Q3是输出端。其 元件图如图 2.22所示。 图 2.22 商移位寄存器元件图形符号(3功能描述 :依次将得到的上商结果左移并寄存 , 实现对商的寄存。(4功能仿真对创建的商移位寄存器模块进行功能仿真, 验证其功能的正确性, 可用 Xilinx Foundatio

18、n F3.1编译器 Simulator 模块实现。仿真结果如图 2.23所示。 图 2.23 商移位寄存器仿真图2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性,本设计中主要采用功 能仿真方法对设计的电路进行仿真。(1建立仿真波形文件及仿真信号选择功能仿真时,首先建立仿真波形文件,选择仿真信号,对选定的输入信号设 置参数,选定的仿真信号和设置的参数如表 2.2所示。表 2.2 仿真信号选择和参数设置(2功能仿真结果与分析功能仿真波形结果如图 2.24所示,与表 2.2的内容进行对比,可以看出功能 仿真结果是正确的,进而说明电路设计的正确性。 图 2.24 功能仿真波形结果第 3章

19、 编程下载与硬件测试3.1 编程下载利用 Xilinx Foundation F3.1的编程下载功能, 将得到的 *.bit文件下载到 FPGA XV200实验板的 FPGA XV200可编程逻辑芯片中。3.2 硬件测试及结果分析利用 FPGA XV200实验板进行硬件功能测试。 恢复余数法定点原码一位除法 器的输入数据通过 FPGA XV200实验板的输入开关实现,输出数据通过 FPGA XV200实验板的数码显示管和发光二极管实现,其对应关系如表 3.1所示。 表 3.1 FPGA 实验板信号对应关系利用表 2.2中的输入参数作为输入数据,逐个测试输出结果,即用 FPGA XV200实验板

20、的开关 K1、 K0、 K2输入数据,同时观察数码显示管和发光二极管 显示结果,得到如图 3.1所示的硬件测试结果。通过观察和比较, 发现图 3.1输出结果和表 2.2输出结果相符合, 说明编程下 载后硬件测试结果是正确的,所以该电路设计正确。图 3.1 硬件测试结果图 参考文献 参考文献 1 曹昕燕. EDA 技术实验与课程设计M.北京:清华大学出版社,2006 2 范延滨.微型计算机系统原理、接口与 EDA 设计技术M.北京:北京邮电大学 出版社,2006 3 王爱英.计算机组成与结构(第 4 版 M.北京:清华大学出版社,2006 4 王爱英.计算机组成与结构(第 3 版M.北京:清华大学出