(完整word版)基于verilog的抢答器设计

1、基于Verilog语言的二路抢答器设计实验报告电子科学与工程学院121180052李璇一、实验目的掌握数字系统中触发器、计数器的设计要素。2、掌握触发器、计数器的 VerilogHDL代码编写。 进一步掌握ISE软件的用法，学习代码下载的方法。1、3、二、实验步骤设计限时和复位电路。2、编写限时/复位电路的VerilogHDL代码并综合、仿真。 实现限时抢答器并下载到开发板上进行验证。1、3、三、实验原理1、设计二路抢答器王持人疽俗和左时抢答成功旨示n2、设计定时器和复位电路可使用计数器来实现定时功能。而给定时间的定时，可以让计数器的输出与特定值比较来实现。这个特定的预置数由时钟频率和定时时间

2、决定。这个基本想法如下图所示。U数器时神时间別图中，“时间到”信号接到计数器的清零端，以便下次计数从0开始。这里，还需要一个计时开始的功能按键，用来启动计数器的计时。 那么，计数器就需要一个使能端，受控于“计时开始”按键。我们知道，EN信号是一个持续信号（允许时保持电平），而“时间到”信号是一个持续时间很短的脉冲，因此还需要一个触发器来产生计数 器的EN信号。复位信号由“时间到”信号和复位按键相或来得到。 完整的限时和复位电路如下图所示。肘钟时间到计时捲菩开始四、实验代码/主程序部分Module respon der ( input clk, input set, input reset, i

3、nput wire in_a, input wire in_b, out put wire q_a, out put wire q_b, out put en);wire cir;wire27:0 ent;wire clk_10;wire timeout;reg27:0 n=28'h1ffffff; assig n cir = reset|timeout;trig trigger(set(set), clk(clk_10), clr(clr), e n(en);count coun ter(clk(clk_10),clr(clr).en(en),.cnt(cnt) );comp com

4、parator( .cnt(cnt), .n(n), .timeout(timeout);fpga_2 main(.in_a(in_a),.in_b(in_b),.clk(clk_10),.reset(clr),.q_a(q_a),.q_b(q_b),.en(en);endmodule / 触发器 trigger 部分 module trig( input set, input clk, input clr, output reg en );always(posedge clk) begin if(clr) en=0; elsebegin if(set) en=1; else en=en;en

5、dendendmodule/ 计数器 counter 部分 module count( input clk, input clr, input en, output reg27:0 cnt);always (posedge clk) beginif(clr)cnt=0;else if(en)cnt=cnt+1;endendmodule/ 比较器 comparator 部分 module comp( input wire27:0 cnt, input wire27:0 n, output reg timeout );always (*) if(cnt=n) timeout=1;else time

6、out=0; endmodule/ 抢答器部分module fpga_2( input wire in_a, input wire in_b, input wire clk, input wire reset, input en, output reg q_a, output reg q_b );always (posedge clk) beginif ( (q_b=1) |(reset) ) q_a=0;else if(in_a&&en) q_a=1;endalways (posedge clk) beginif ( (q_a=1) |(reset) q_b=0；else i

7、f(in_b&&en) q_b=1；enden dmodule五、仿真测试1、测试代码/ Add stimulus hereset = 1; reset = 0;in _a=1;#1000 in_a=O;#100 in_b=1; #1000 reset=1;#100 in_b=0;#100 reset=0; in_b=1;#1000 in_b=0; #100 in_a=1;#1000 reset=1;#100 in_a=0;#100 reset=0; endalways #10 clk=clk;nurnavcm Qs 關 4 皿 n2、仿真结果八、验证限时电路和复位电路 1在工

8、程中加入DCMmy_clk my_dcm( CLK_IN1(clk), CLK_OUT1(clk_10), RESET(l'bO), LOCKED();2、为模块中的输入输出信号添加管脚约束（管脚定义），在工程中添加 UCF文件。T ''''''''''隠底需需需 k LOC =二 15; 旳丄匕3匕L LOC =P3;"头仁 L3C = NiiLO? = U18;八弓号_为EN冬号”_匸匸 LO2 =?4i_匸 r LXJ a LOC =L14if'fl人引号中为时社借E "引

9、号电为旦业信粤 号申为开始卄时惜昌/弓号电为三K信号.谨：至llEH"*1 & LOG =H14; "U - TOSTRNDAFD = 1 VC划03 33； "齐匸"lOSTFkKUftRD = IVGyOS33； ”！，" T05TRK3ARD = lVCyiOS33； "r A" IO5TA?DFiP3 = LV：J1O533； ' T -II" IO5TA?gDftP3 = U733533； "5 f TOSTRNARr = IVCMOSSa； 也 9 W TQSTFiJOTiRP

10、 = IVCM0SS3； "-r" TOiTANDriP3 = LV；：<D53 3；七、实验总结反思1、 通过本次实验，掌握了数字系统中触发器、计数器的设计要素。 掌握了触发器、 计数器的VerilogHDL代码编写。熟悉并掌握了 ISE软件的用法，学习了代码下载 的方法。2、编程调试是繁琐复杂的过程，需要极大的耐心。通过犯错、调试、改错、调试 过程的反复，了解了 VerilogHDL代码编写过程中容易犯的错误，并避免以后犯 类似的错误。3、VerilogHDL与c语言有相似又有不同，对硬件模块功能的反映比较直观。起初在 对实验原理没有完全掌握的情况下就尝试编程，显然是