完整版,VHDL期末考试题

1、1. 结构体的三种描述方式：-行为描述-数据流描述-结构化描述2. 一般将一个完整的 VHD L程序称为设计实体3. VHDL设计实体的根本结构由库、程序包、实体、结构体和配置组成.4. VHD L不区分大小写.5. 常用的库：library ieee,程序包：use ieee.std_logic_1164.all6. VHDL程序的根本结构至少应包括实体、结构体和对库的引用声明.7. 在VHDL程序中使用的文字、数据对象、数据类型都需要事先声明.8. VHDL的实体由实体声明和结构体组成.VHDL的实体声明局部指定了设计单元的输入出端口或引脚,它是设计实体对外的一个通信界面,是外界可以看到的

2、局部.VHDL的结构体用来描述实体的逻辑结构和逻辑功能,它由VHDL语句构成,是外界看不到的局部.9. 端口方向模式：业输入、OUT 输出 构造体内部不能再使用 、INOUT双向、BUFFER 缓冲 构造体内部可再使用10. VHDL的标识符名必须以字母开头,后跟假设干字母、数字或单个下划线构成,但最后 不能为下划线,不能连续两个下划线相连.11. 为信号赋初值的符号是:=;程序中,为变量赋值的符号是:=,为信号赋值的符12. VHDL的数据类型包括标量类型、复合类型、存储类型和文件类型请列出3个VHDL语言的数据类型,如实数、位等.位矢量、字符、布尔量、整数,字 符串,时间,错误等级,自然数

3、,正整数.13. VHDL的操作符包括逻辑、算术、关系和并置四类14. 可编程逻辑器件：CPLD FPGA GAL、PLA、PAL昂期CPLD度杂可编程逻辑器件:基于乘机项技术构造的可编程逻辑器件,不需要配置外部程序存放芯片FPGA场可编程门阵列：基于查找表技术构造的可编程逻辑器件,需要配置外部程序寄 存芯片15. VHDL客体或数据对象：常量、信号、变量可被屡次赋值、文件.16. 一个VHDL程序中可以使用多个讲程process语句,一个设计实体可以拥有多个结构体.17. VHDL的预算操作包括：逻辑运算符、关系运算符、乘法运算符优先级逻辑运算符、关系运算符、加减并置运算符、正负运算符、乘法

4、运算符、18. VHDL中std_logic类型：'Z'表示高阻.X'表示不确定19. 将一个信 width 定义为一个 4 位标准逻辑向量为：signal width :std_logic_vector3 downto 0定义一个变量 a,数据类型为 4位位向量：variable a :bit_vector3 downto 020. 赋值语句是并行执彳f,IF语句是串行执行.21. 标准谬辑是一个具有九值谬辑的数据类型22. 表示0' '1'两值逻辑的数据类型是bit,表示0' '1' 'Z'等九值逻辑的

5、数据类型是std_logic,表示空操作的数据类型是 NULL23. =是小于等于关系运算符,又是赋值运算操作符/=是不相等操作符.功能是在条件判断是判断操作符两端不相等.NOT是逻辑运算符,表示取反,在所有操作符中优先级最高.30. 并置运算符 &的功能是把多个位或位向量合并为一个位向量.24. 位类型的初始化采用字符,位矢量用字符25. 讲程必须位干结构体内部.变量必须定义干讲程内部26. 进程执行的机制是敏感信号发牛跳变27. VHDL语言可以有以下 3种形式的子结构描述语句：BLOCK语句结构;PROCES崩句结 构和 SUBPROGRAM.29整型对象的范围约束通常用rang

6、e关键词,位矢量用downto/to关键词.31. 判断CLK信号上升沿到达的语句是if clk ' event and clk ='1' then .32. IF语句各条件间具有不同的优先级.33. 任何时序电路都以时钟 为驱动信号,时序电路只是在时钟信号的边沿到来时,其状态才发生改变.34. Moore状态机输出只依赖于器件的当前状态,与输入信号 无关.35. 、IF语句根据指定的条件来确定语句执行顺序,共有 3种类型：用于门闩限制的IF语句、用于二选一限制的IF语句、用于多项选择择限制的IF语句.简做题：1、简述信号与变量的区别.a. 信号延时赋值,变量立即赋值b

7、.信号的代入使用 <=,变量的代入使用：=;c.信号在实际的硬件当中有对应的连线,变量没有2、简述可编程逻辑器件的优点.a.集成度高,可以替代多至几千块通用IC芯片.极大减小电路的面积,降低功耗,提升可靠性b.具有完善先进的开发工具.提供语言、图形等设计方法,十分灵活.通过仿真工具来 验证设计的正确性 c.可以反复地擦除、编程,方便设计的修改和升级 d.灵活地定义管脚功能,减轻设计工作量,缩短系统开发时间f.保密性好3、试比较 moore状态机与 mealy状态机的异同.Moore输出只是状态机当前状态的函数.Mealy输出为有限状态机当前值和输入值的函数3、简述VHD通言与计算机语言的

8、差异.a.运行的根底.计算机语言是在 CP职RAM勾建的平台上运行.VHDL设计的结果是由具体的逻辑、触发器组成的数字电路b.执行方式.计算机语言根本上以串行的方式执行.VHDL在总体上是以并行方式工作c.验证方式.计算机语言主要关注于变量值的变化.VHDL要实现严格的时序逻辑关系4、简述实体端口的模式输入Input : clk、reset、en、addr 等输出Output :输出信号,不能内部引用双向Inout :可代替所有其他模式,用于设计双向总线缓冲Buffer :与Output类似,但允许该管脚名作为一些逻辑的输入信号5、进程语句是设计人员描述结构体时使用最为频繁的语句,简述其特点.

9、a. 它可以与其它进程并发执行,并可存取结构体或实体中所定义的信号；b. 进程结构中的所有语句都是按顺序执行的c. 为了启动进程,在进程结构中必须包含一个显式的敏感信号量表或者包含一个wait语句；d.进程之间的通信是通过信号量的传递来实现的6、简述如何利用计数器精确限制时序.a. 只要知道晶振频率f,即可知道周期 T= 1/f ;b. 使用一个计数器,可以通过计数值n,精确知道当计数值为n时消耗的时间t = nT;上例中以n为限制条件,可以限制其它信号在某时刻变高,某时刻变低,从而产生精确时序编程题：1.3-8译码器0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

10、ALL;ENTITY decoder_3_to_8 ISPORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y:OUT STD LOGIC VECTOR(7 DOWNTO 0);END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);BEGINindata <= c & b & a;PROCESS (indata,g1,g2a,g2b)BEGINIF (g1 = '1' AND g2a = &#

11、39;0' AND g2b = '0') THENCASE indata ISWHEN "000"=> y <= "11111110"WHEN "001" => y <= "11111101"WHEN "010" => y <= "11111011"WHEN "011" => y <= "11110111"WHEN "100" => y &

12、lt;= "11101111"WHEN "101" => y <= "11011111"WHEN "110" => y <= "10111111"WHEN "111" => y <= "01111111"WHEN OTHERS=> y <= "XXXXXXXX"END CASE;ELSEy <= "11111111;END IF;END PROCESS;END rtl;3、

13、填写完成一个 3-8线译码器的真值表(5分),并写出其VHDL程序(10分).3-8译码器的真值表ena2a1a0y1000000000011001000000101010000001001011000010001100000100001101001000001110010000001111100000000xxx00000000entity tri_eight isport(a: in std_logic_vector (2 downto 0);en: in std_logic;y: out std_logic_vector (7 downto 0);end tri_eight;archit

14、ecture a of tri_eight issignal sel:std_logic_vector (3 downto 0);(4)beginsel(0) <= a(0); sel(1) <= a(1); sel(2) <= a(2); sel(3) <= en; (5) with sel selecty <= "00000001" when "1000,(10)"00000010" when "1001","00000100" when"1010",

15、"00001000" when"1011","00010000" when"1100","00100000" when"1101","01000000" when"1110","10000000" when"1111","00000000" whenothers;(9)end a;3、根据下表填写完成一个 3-8线译码器的VHDL序16分.逸 适 输 入二近制庠码* Ell|

16、siebi &yCyl心Xx o1i11ii11XX01o0oo0filX 1X 0 a 0 u Q n 0厂XXQGO0XXXQQ |I1O a11 1XXX 却1o1a1o1I1Q1111111 |11111o11111I11111 0111113I111 ) 011 I1111II1io11111LX1a1:t1】0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 ISPORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y:OUT STD LOGIC VECTOR(7 DOWNTO 0

17、);(2)END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);(4)BEGINindata <= c & b & a;(6)PROCESS (indata,g1,g2a,g2b)BEGINIF (g1 = '1' AND g2a = '0' AND g2b = '0') THEN(8)CASE indata ISWHEN "000"=> y <=

18、"11111110"WHEN "001" => y <= "11111101"WHEN "010" => y <= "11111011"(10)WHEN "011" => y <= "11110111"WHEN "100" => y <= "11101111"WHEN "101" => y <= "11011111"W

19、HEN "110" => y <= "10111111"(12)WHEN "111" => y <= "01111111"WHEN OTHERS=> y <= "XXXXXXXX"END CASE;ELSEy <= "11111111;(14)END IF;END PROCESS;(16)END rtl;2. 二选一 VHDL程序Entity mux isport(d0,d1,sel:in bit;q:out BIT );end mux;arc

20、hitecture connect of MUX issignal tmp1, TMP2 ,tmp3:bit;begincale:blockbegintmp1<=d0 and sel;tmp2<=d1 and (not sel)tmp3<= tmp1 and tmp2;q <= tmp3;end block cale;end CONNECT;2.2二选一IF语句编写Entity sel2 isPort (a,b : in std_logic;sel : in std_logic;q : out std_logic);End sel2;Architecture a of

21、sel2 isbeginif sel =' 0' then q <= a;else q <= b;end if;end a;3. 三态门电原理图如右图所示,真值表如左图所示,请完成其VHDL程序构造体局部.表7 - 5三态门吞值表Viktif限制旬人教蛔糊HlJifi-cn -dincnduuiX0z 一0J01L 1ILIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate ISPORT(din,en:IN STD_LOGIC;dout : OUT STD_LOGIC);END tri_gate ;ARCHI

22、TECTURE zas OF tri_gate ISBEGINPROCESS (din,en)BEGINIF (en= 1') THEN dout <= din;ELSE dout <= Z'END IF;END PROCESS ;END zas ;4.四选一、用IF语句编写一个四选一电路,要求输入entity MUX4 ispoitls: in std logic vector(1 downto 0);d: in std logic vector(3 downto 0);d0d3, s为选择端,输出V.y: out std logicend MUX4;archit

23、ecture behave of MUX4 is beginprocess(s)beginif (s="00") theny<=d(0);elsif (s="01") theny<=d (1);elsif (s="10") theny<=d 2);elsif (s="11") theny<=d (3);elsenull;end if;end process;(4)(8)13end behave;5、填写完成一个 8-3线编码器的真值表5分,并写出其VHDL程序10分.en8 -3线编码器真值

24、表y0y1y21000000000001000000100011000001000101000010000111000100001001001000001011010000001101100000001110xxxxxxxx高阻态entity eight_tri isport(b:in std_logic_vector(7 downto 0);en:in std_logic;y:out std_logic_vector(2 downto 0);end eight_tri;(3)architecture a of eight_tri issignal sel: std_logic_vector(

25、8 downto 0);(4)beginsel<=en & b;y<=“ 000 when (sel=100000001)else“ 001 when (sel=100000010)else“010when (sel=100000100)else“011 when (sel=100001000)else“100when (sel=100010000)else“101when (sel=100100000)else“110when (sel=101000000)else“111when (sel=110000000)else(9)Zzz；(10)end a;6.图中给出了 4

26、位逐位进位全加器,请完成其VHDL程序.此题16分library IEEE;use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity full_add isport (a,b:in std logic vector (3 downto 0);carr:inout std_logic_vector (4 downto 0);sum:out std_logic_vector (3 downto 0);end full_add;architecture full_a

27、dd_arch of full_add iscomponent adderport (a,b,c: instd_logic;carr:inoutstd_logic;sum:outstd_logic);end component;begincarr(0)<='0'u0:adderport map(a(0),b(0),carr(0),carr(1),sum(0);u1:adderport map(a(1),b(1),carr(1),carr(2),sum(1);u2:adderport map(a(2),b(2),carr(2),carr(3),sum(2);u3:adder

28、port map(a(3),b(3),carr(3),carr(4),sum(3);end full_add_arch;7. 数值比较器VHDL程序的进程(不必写整个结构框架),要求使能信号g低电平时比较器 开始工作,输入信号p = q ,输出equ为0',否那么为1'.(此题10分)process(p,q)beginif g='0' thenif p = q then equ_tmp <= '0'else equ_tmp <= '1'end if;else equ_tmp <= '1'end i

29、f;end process;8. 编写一个2输入与门的VHDLS序,请写出库、程序包、实体、构造体相关语句,将端口定义为标准逻辑型数据结构此题10分 &°yLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand2 ISPORT (a,b:IN STD_LOGIC;y:OUT STD_LOGIC);END nand2;ARCHITECTURE nand2_1 OF nand2 ISBEGINy <= a NAND b;END nand2_1;9设计异或门逻辑：(此题20分)如下异或门,填写右边的真值表.(此项5分)ABY0

30、00011101110其表达式可以表示为:这一关系图示如下：_a试编写完整的 VHDL代码实现以上逻辑.可以采用任何描述法.library ieee;use ieee.std_logic_1164.all;entity yihuol isport(a,b :in std_logic;y :out std_logic);end yihuol;architecture yihuo1_behavior of yihuol isbeginy<=a xor b;end yihuo1_behavior;10. 4位加法计数器 VHDL程序的进程不必写整个结构框架,要求复位信号reset低电平时计数器

31、清零,变高后,在上升沿开始工作； 输入时钟信号为clk,输出为q.此题10分 Processreset,clkbeginif reset ='0' then q <="0000"elsif clk ' event and clk ='1' then q <= q + 1;end if;end process;11、 根据已给出的二-十BC.进制优先权编码器功能表,试写出其VHDL程序.此题15 分-十BCD进制优先权编码器功能表输入输出I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01111111111111XXXXXXXX00110XXXXXXX010111XXXXXX0111000XXXXX01111001XXXX011111010XXX0111111011XX01111111100X0111111111010111111111110entity prior isport(d : in std_logic_vector(9 downto 1);q : out std_logic_vector(3 downto 0