RS_255_239_码编码器的设计与实现(1)

1、 收稿日期 :2001-07-13作者简介 :柳平 (1960 , 男 , 江苏徐州人 , 工学硕士 , 副教授 .RS (255, 239 码编码器的设计与实现柳平郭毅杰(汕头大学电子工程系 , 汕头 , 摘要 R , S II 软件和 V HDL 硬件描述语言 , S 255, 239 码编码器 , 并装入一片到 A ltera 公司的 FPGA 130TC 14423, 而且就工作频率和器件面积问题对设计进行了改进 .关键词 V HDL ; FPGA ; R S 码 ; 编码器中图分类号 :TN 911122文献标识码 :A 文章编号 :100124217(2002 0120058206

2、1概述为实现高速数字系统所要求的可靠性 , 几乎所有的现代通信系统都把纠错编码作为 一个基本组成部分 . R S 纠错编码 (R eed 2So lom on codes 是目前最有效 、应用最为广泛 的差错控制编码方式之一 . 它首先是由 Irving R eed 和 Gu s So lom on 于 1960年构造出来 的一类多进制 BCH 码 . 它不但可以纠正随机错误 、突发错误以及二者的组合 , 而且可以 用来构造其它码类 . 因此 , R S 码在卫星通信 、数字电视传输以及磁记录系统等许多领域 得到广泛应用 . R S (255, 223 码已被 NA SA , ESA , CC

3、SD S 等空间组织接受 , 用于空 间信道纠错 . 已经有一些关于 R S (255, 223 码编码器的文献报道 1-4.本文实现编码的 R S (255, 239 码符合 ITU 2T 的 J 183和 G 1975建议 , 在数字电缆 电视 (D TV C 系统 、 海底光缆系统中有重要的应用 .R S (255, 239 码编码器主要由有限域乘法器 、有限域加法器 、移位寄存器 、开关 和选择器实现 . 本文用硬件描述语言 VDHL 编写各个组成部分 , 然后用元件例化语句构 成编码器 , 并将编码器装入一片到当今流行的低电压器件 (215v EP 1K 30TC 14423芯片 中

4、 , 符合绿色能源电子系统要求 . 在该编码器中 , 有限域乘法器和加法器是主要的运算 单元 , 其中乘法器是消耗面积的主要单元 , 为减少硬件消耗 , 本文还选取了具有对称系 数的码生成多项式 , 使乘法器的个数减少从而减少了芯片面积 .2 R S 码的编码R S (255, 239 码是一种强力的突发差错校正码 , 只要每个码字 (255个符号 中 汕头大学学报 (自然科学版 第 17卷第 1期 Journal of Shan tou Un iversity (Natural Sc ience Vol 117No 112002所出现的错误不超过 8个符号 , 它就能给予纠正 . R S (

5、n , k 码编码参数定义如下 :m 每个符号比特数 ;n码长 n =2m -1; t纠错个数 ; d码距 d =2t +1; k 信息符号个数 k =n -2t .R S 码的生成多项式为 :g (x =(x +a (x +a 2 (x +a 3 (x +a d -1 g x +2t -1j b (a t=i i 式中 b 为非负整数 , a 为 GF (2m 2m -x ,即 g i =g 2t -i t ( , 参数指标如下 :m =8, n =255, t =8, d =17, k =239.g (x =(x +a (x +a 2 (x +a 3 (x +a 16 =x 16+a 12

6、0x 15+a 104x 14+a 107x 13+a 109x 12+a 102x11+a 161x 10+a 76x 9+a 3x 8+a 91x 7+a 191x 6+a 147x 5+a 169x 4+a 182x 3+a 194x 2+a 225x +a 120(1当 b =2m -1-t =27-8=120时 , g (x 的系数具有对称性 , 所以选取具有对称系数的 生成多项式为 :g (x =(x +a 120 (x +a 121 (x +a 122 (x +a 135 =x 16+a 240x 15+a 89x 14+a 212x 13+a 79x 12+a 192x 11+

7、a116x 10+a 151x 9+a 198x 8+a 151x 7+a 116x 6+a 192x 5+a 79x 4+a 212x 3+a 89x 2+a 240x +a 255(2图 1 R S (255, 239 码编码器3编码电路的实现编码电路的主要部分是一组线性反馈移位寄存器 、 有限域乘法器 、 有限域加法器 、 开 关和选择器 , 如图 1所示 . 当信息位 i 0i 1 i k -1输入时 , 开关 S W 1闭合 , M U X 21倒向 2, 输入信息一方面直接输出 , 另一方面送入编码电路进行运算 . 在信息全部送入编码电路 95第 1期 柳平等 :R S (255,

8、 239 码编码器的设计与实现后 (即送完 239个信息后 , S W 1断开 , M U X 21倒向 1, 这时输出端接到移位寄存器输 出端 , 将移位寄存器中存储的余项依次输出 .311计数器计数器的符号如图 2所示 , q 7110表示 8位并行数据 , 用粗线条表示 . 将 8位计数器的输出 q 7110作为信息输入 i 0i 1i 2 i k -1, 同时输出端 s 作为开关 S W 1和 2选 1选择器 M U X 21的控制信号 , 当计数器输出达到 239时 , s 由 0变为 1. 当计数器计到 255时 , “ 11111111” 时 , s 又由 1变为 0. 接着输出

9、下一组 , , c 1来控制 , 在例 化时 c 1q =“ 11111111” 时输出端 c 1为 1, 寄 又为 0.312S W 1图 3开关逻辑图 由计数器的输出 s 控制 . 当信息输入全部送入除法器之后 , 即计数器输出 s 为 1时 , S W 1断开 ; s 为0时 , S W 1闭合 . S W 1如图 3所示 a 7110为输入端 ,表示 8位并行数据 .因为该设计是将编码器分成几个部分 , 再将各个部分连接而成 , 因而 S W 1断开不能用高阻态 Z 表示 , 因为 S W 1的输出与乘法输入相连 接 , 高阻态 Z 不能作为输入 . 在设计中 , 用一个输出端为 1或

10、为 0来表示 S W 1的闭合或 断开 , 并将此输出端用于控制乘法器 .313有限域乘法器有限域乘法器是 R S 码编码器的主要运算单元 , 对 R S 码编码器性能有重要影响 . 目 前主要有五种方法实现有限域乘法 4:1 查表法 .2 线性反馈移位寄存器法 .3 M essey 2Om u ra 法. 4 B erlekam p 位串法 .5 基于多项式乘法理论的 GF (28 上 8位快速有限域乘法器的设计 .本文使用了第五种方法 . 该乘法器的设计充分利用了特征为 2的有限域元素的加 减 法可表示为 xo r 运算 , 大大化简了设计 , 同时也使算法描述更简单 .由于在设计中要用到

11、 16个乘法器 , 因此将一个乘法器的 V HDL 描述定义为一个函 数 , 然后调用函数 16次 , 便得到 16个乘法器 . 乘法器的一个输出端用来表示开关 S W 1的闭合与断开 , 以控制有限域加法器和图 1中最左边的寄存器 b 0.314有限域加法器在信息位全部输入之前 , 有限域加法器可以用异或门来实现 . 在信息位全部输入后 , 校验位全部存在寄存器中 , 依次移出便得到校验位 , 此时加法器不起加法作用 . 315 8位并入并出移位寄存器 06汕头大学学报 (自然科学版 第 17卷 在设计中用到两种 8位并入并出移位寄存器 :带有控制端的 8位并入并出移位寄存 器 D FF 8

12、21和不带控制端的 8位并入并出移位寄存器 D FF 8. 之所以要用带有控制端的寄 存器 , 是因为在图 1中可以看出 , 最左边的移位寄存器 b 0的输入来自乘法器的输出 , 其 他的移位寄存器的输入均为加法器的输出 . 上面已经叙述 , 在 S W 1断开时 , 寄存器将其 中的内容逐个输出 , 这样最左边的寄存器应将断开前的最后一个乘法器输出给下一个寄 存器 , 而设计中在 S W 1断开状态乘法器仍有输出 , 这样会把乘法器输出传给寄存器 . 所 以最左边的寄存器多了个控制输入端 s , 当 s =0时才为寄存器 , s =1个数 , 其他的寄存器则不用 . 见图 4 .图 4移位寄

13、存器逻辑图316 2选 1选择器 M U X 21由计数器的输出 s 控制 . 当 s =0时 , M U X 21倒向 2, 输入信息直接输出 ; s =1时M U X 21倒向 1, 输出端接到移位寄存器输出端. 图 5仿真波形4仿真与器件编程在 M A X +PLU S II 中创建一个波形文件 , 文件名取与当前工程文件名相同 . 然后加 入需要仿真的管脚 , 这里选择了 c 1k , res 和 dou t . 由于采用普遍二进制计数器 , 计数在 240之前 dou t 输出即是计数器的输出 , 计数到 240与 255之间 , dou t 输出的是校验位 . 校 验位的输出如图

14、5所示 . 16个校验位分别为 200, 42, 23, 61, 81, 25, 206, 127, 171, 208, 145, 119, 62, 82, 73, 46.clk 为 时 钟 输 入 , dou t 0dou t 7为输出码字 , dou t 为十进制表示 .前面的步骤已经完成了95%的工作了 , 接下来便可以对已选的器件进行编程 ,对 应 于 所 用 的 芯 片 , 采 用B yteB laster (M V 电缆. 将 B yteB laster (M V 电缆一端与微机的打印机接口相连 ,另 一 端 插 在 G W 482CK 型EDA 开 发 板 上 5, 利 用 16

15、第 1期 柳平等 :R S (255, 239 码编码器的设计与实现M A X +PLU S II 的 P rogramm er 对器件编程. 5改进方案511毛刺问题的改进随着数字器件速度的加快 , 其输出开关的时间变短 , 而快速开关会导致负载电容上 的充放电 , 因而产生很高的暂态电流 . 当器件中众多输出同时开关 , 同时从逻辑高电平 转换到逻辑低电平时 , 就会产生毛刺现象 . , 存在 象 . 由于这个原因 , 设计的时钟频率不能太高 , , 可以采用以下方法 :1 , 因为它每次只有一位做开 关动作 . B i 可按下列公式转变为对应的格雷码组 G i G 77G i =G i

16、B i (i =0, 1, 2, 62 由于 A ltera 器件提供了多对 V cc 和 GND 引脚 , 可以在设计中将开关输出接近GND 引脚. 3 在开关输出加一些电阻 (10308 , 限制流入每个输出端的电流 , 从而减少毛刺 .图 6对称生成多项式系数的 R S (255, 239 码编码器512器件面积的改进在编码器的主要构成部分乘法器是消耗器件面积的主要单元 , 在前面我们已经叙述 , 为减少硬件的消耗 , 选取了具有对称系数性质的码生成多项式 , 如 (2 所示 . 图 6为具 有对称生成多项式系数的 R S (255, 239 码编码器 .从编译产生的 . rp t 报告

17、文件可以看出 , 此具有对称生成多项式系数性质的 R S (255, 239 码编码器对比非对称系数生成多项式的 R S (255, 239 码编码器节省了 1800个 PLD 典型门数 .26汕头大学学报 (自然科学版 第 17卷第1期 柳平等: R S ( 255, 239 码编码器的设计与实现 63 6结论 绿色能源电子系统要求器件低功耗、 低噪声、 高集成度和高电磁兼容性 因此低压 . 器件的使用将更加重要和普遍. 本文用一片 EP 1K30TC 14423 低电压器件 ( 215V 实现 . R S ( 255, 239 码编码器, 符合绿色能源电子系统要求 提出的解决毛刺问题和资源

18、问 题的方法, 对实际工作有一定的指导意义. 参 考 文 献 1 王进祥, 张乃通, 叶以正. R S ( 255, 223 码编码器设计与 CPLD 实现. ( 5 : 347- 350 微电子学, 1999, 29 2 王进祥, 张乃通, 来逢昌等. 流水线结构 R S ( 255, 223 译码器的 VL S I 设计. 计算机研究与发展, 2000, 37 ( 1 : 61- 65 3刘大海, 孙辉先. R S ( 255, 223 编码器的实现. 宇航学报, 2000, 21 ( 3 : 118- 126 - 324 4王进祥, 毛志刚, 叶以正. GF ( 28 上快速乘法器及求逆器的设计. 微电子学, 1998, 28 ( 5 : 321 5潘松, 王国栋. V HDL 实用教程. 成都: 电子科技大学出版社, 2000. 1- 197 The I plem en ta tion of a D es ign of RS ( 255, 239 Encoder m L iu P ing G uo Y ij ie (D ep a