基于AD9224及FPGA的高速数据采集系统设计

1、工业控制计算机2009年22卷第8期41基于AD9224及FPGA 的高速数据采集系统设计*Design of HighspeedData Acquisition System Based on AD9224FPGA黄志文（玉林师范学院物信系，广西玉林537000）扈晓兰（桂林通和公司技术部，广西桂林541001）摘要介绍了基于FPGA 及AD9224的高速数据采集系统。该设计用AD9224来实现AD 转换，用FPGA 实现控制逻辑，用FIFO 作为AD 转换与FPGA 之间的高速缓冲存储区。实现了高速数据采集、数据的快速传输和模块灵活控制三者的结合。FPGA 模块设计使用VHDL 语言编写，

2、用MAXPLUS 实现软件设计和仿真验证。关键词：FPGA ，AD9224，高速数据采集AbstractIn this paper,design of a kind of highspeeddata acquisition system based on AD9224FPGA is presentedAD9224is to realize the A D conversion,FPGA is to realize the control logic,and FIFO is employed as high speed buffer between with A D conversion and

3、 FPGAHigh speed data acquisition,fast data transfer and agile control have been realized with thismoduleWhatis more,the VHDL language is adopted in the FPGA moduleSoftwaredesign and system simulation are com-pleted in the integration circumstance of MAXPLUSKeywords :FPGA,AD9224,highspeed data acquis

4、ition 传统的数据采集系统通常采用嵌入式系统作为数据采集控制模块，随着数据采集对速度性能指标的要求越来越高，传统的数据采集控制模式弊端日益明显。可编程逻辑器件（FPGA ）是一种具有丰富的可编程I O 引脚的可编程逻辑器件，具有高集成度、高速、高可靠性等明显的特点，可以解决电路系统小型化、低功耗、高可靠性过程中遇到的问题，在超高速领域和实时通信控制等方面都有广泛应用。本文着重介绍了一种基于FPGA 的为12位，FIFO 存储器由两片两片容量为32K×9位进行宽度扩展后构成32K×12位的容量，两片IDT7207的控制线接在一起，FIFO 的状态标志可在其中一个芯片中获得

5、。2AD 转换电路AD9224是一个单通道、12bit 、40MSPS 的模数转换器，带有一个片上高性能采样保持器和一个参考电压。在5V电源下，它的功耗，仅有376mW ，信噪比与失真度为±07dB。具有信号溢出指示位，并可直接以二进制形式输出数据。20MSPS 高速数据采集系统。1系统总体设计图1是高速数据采集系统总体框图，由输入调理电路、AD9224转换电路、两片IDT7207构成的12位FIFO 存取电路以及由FPGA 器件EPF10K10实现的数据采集控制电路以及嵌入式系统S3C2410等构成。其中中心控制单元是FPGA 器件，它控制数据转换、存储、读取等各个过程。AD922

6、4对模拟输入的采样是在采样时钟输入的上升沿进行的，采样时钟为高时为保持时间，采样时钟为低时，输入VINA 和VINB 处于采样模式。另外，当使用内部或外部参考方式时，还应在与之间加一个电容网络。该网络实现三个方面的作用一是与内部参考放大器一起在大频率范围下提供一个低阻抗源以驱动的内部电路二是提供内部放大器所需的补偿三是限制由参考电源产生的噪声干扰。AD9224设计电路如图2所示。图1高速数据采集系统总体框图系统的单路采样速率设计为20MHz ，AD 转换的时钟由外部40MHz 晶振经过FPGA 内部分频后产生外部模拟信号经过输入调理电路后，转换成02V的差分信号，在FPGA 产生的图2AD 转

7、换电路图外部02V差分模拟电压信号由VINA 和VINB 进入AD 转换时钟控制下，由AD9224进行AD 转换。AD 转换精度AD9224，AD9224在采样时钟ADCLK的驱动下，进行AD 转换。由于AD9224对模拟输人的采样是在时钟输人的上升沿进行的，时钟为高时为保持时间时钟为低时，输入信号处于采样模*玉林师范学院2009年度基于的测控系统研究课题（）42式。如果过大的时钟抖动或系统干扰恰巧发生在时钟的上升沿之前，那么输入信号有可能得到的是错误的数值。因此，在设计时应尽量避免这种情况的发生。另外，当使用内部或外部参考方式时，还应在CAPT 与CAPB 之间加一个电容网络。该网络实现三个

8、方面的作用：一是与内部参考放大器A2一起在大频率范围下提供一个低阻抗源以驱动AD9224的内部电路；二是提供内部放大器A2所需的补偿；三是限制由参考电源产生的噪声干扰。AD 转换结果在FIFO 器件IDT7207的写信号驱动下，写入FIFO 缓存。AD9224的采样时钟与IDT7207的写信号频率相同，且均由FPGA 提供。基于AD9224及FPGA 的高速数据采集系统设计3FPGA 主要模块及实现FPGA 设计采用自顶向下的方法，模块设计采用VHDL 语言编写。分别完成采样时钟模块、FIFO 控制模块、中断产生模块及数据输出模块代码的编写，并进行仿真后下载到FPGA 芯片中，经过编译后将FP

9、GA 内部元件例化后示意图如图3所示。图5采样时钟仿真波形图33中断产生及AD 转换数据输出实现及仿真FPGA 的中断请求信号由IDT7207输出的信号HF（半满）、FF（全满）、EF（空）和AD9224输出溢出ADOTR信号构成，当外部嵌入式系统响应中断后，在片选nCS1为低、地址ADD3觸ADD0为0001B 时，读取FPGA 输出数据总线上对应的数据位来查询中断源。其中数据总线上的bit0表示AD9224输出溢出OTR 信号，bit1表示FIFO 的全满信号（FF），bit2表示FIFO 的半满信号（HF）；bit3表示FIFO 空信号（EF）。其他数据位无定义。当外部嵌入式系统响应中断

10、，并查询中断源为半满信号产生的读取数据中断后，嵌入式系统在片选nCS1为低、地址图3FPGA 元件例化图31设计思想当外部嵌入式系统启动采集后，FPGA 内部启动采样时钟分频任务，同时输出AD 转换的采样时钟及FIFO 的写入时钟。ADD3ADD0为0000B 时读取FIFO 内的数据，由于AD 输出为12位，所以，外部嵌入式系统读取的高4位数据无效。仿真波形如图6所示。AD 转换输出12位结果在FIFO 的写入时钟驱动下，写入FI-FO 。当FIFO 存储达到半满时候，FPGA 通过FIFO 输出的HF（半满）信号产生一个低电平的外部嵌入式系统中断请求信号，嵌入式系统响应中断后通过16位数据

11、总线以及总线读信号（ADRD ）读取对应的FIFO 数据，由于AD 转换结果是12位，而数据总线读取的是16位数据，所以读取的低4位数据无效。当FPGA 收到FIFO 输出EF（空）信号后，再次想外部嵌入式系统产生中断请求信号，响应中断后，外部嵌入式系统查询中断源，若发现是FIFO 空信号后，外部嵌入式系统停止通过数据总线读取AD 转换后的结果，完成一次采集任务。当一次采集完毕后，外部嵌入式系统写入FPGA 的复位信号，这样图6中断产生及数据输出仿真波形图4结束语本文完成的高速数据采集系统具有采样速率高、数据传输速度快、电路简单等优点。同时利用EDA 工具MAXPLUS 和VHDL 语言对FP

12、GA 进行设计、仿真和验证，大大缩短了产品的设计周期，且有利于设计的修改和优化，增加了系统应用的灵活性。本文完成的高速数据采集系统应用经测试其采样速度，精度均达到了满意的效果。参考文献1肖金球，冯翼，仲嘉纛高速多路实时数据采集处理系统设J 计算机工程，2004，30（24）：1801812王彦，单长虹，韩景瑜基于FPGA 的通用型自动配料控制系统的设计J 计算机测量与控制，2005，13（9）：9419433Analog Device IncFPGA 内部停止输出AD 转换的采样时钟以及FIFO 写入时钟，停止AD 转换。FPGA 控制流程图如图4所示。图4FPGA 控制流程32采样时钟实现及仿真AD 采样时钟、FIFO 写信号均为20MHz ，均由外部40MHz 主时钟CLK 在FPGA 内部分频而来，同时，采样时钟、FIFO 写信号可由外部嵌入式系统控制其开始和结束。当外部嵌入式系统在片选nCS1为低，地址ADD3ADD0为0011B 写入该地址数据为0x0001H 时，AD 采样时