湖南工大数电试验计数器

1、实验五计数器、实验目的1. 学习用集成触发器构成计数器的方法。2. 熟悉中规模集成十进制计数器的逻辑功能及使用方法。3. 学习计数器的功能扩展。4. 了解集成译码器及显示器的应用。二、实验原理计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制 及进行数字运算等。按计数功能计数器可分加法、 减法和可逆计数器，根据计数 体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数 器。根据计数脉冲引入的方式又有同步和异步计数器之分。1. 用D触发器构成异步二进制加法计数器和减法计数器：图10 1是用四只D触发器构成的四位二进制异步加法计数器，它的连接 特点是将每只D触发器接

2、成触发器形式，再由低位触发器的 Q端和高一位的 CP端相连接，即构成异步计数方式。若把图 10 1稍加改动，即将低位触发器 的Q端和高一位的CP端相连接，即构成了减法计数器。图 10 1本实验采用的D触发器型号为74LS74A，弓I脚排列见前述实验。2. 中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种 功能。74LS192同步十进制可逆计数器具有双时钟输入，可以执行十进制加法和减法计数，并具有清除、置数等功能。引脚排列如图10 2所示。其中LD置数端；CPu加计数端；CPd减计数端；BO 非同步借位输出端；CO非同步进位输出端；Qa、Qb、Qc、Qd计数器输

3、出端；Da、Db、Dc、Dd数据输入端；CR清除端。表10 1为74LS192功能表，说明如下：当清除端为高电平“1”时，计数器直接清零（称为异步清零），执行其它功 能时，CR置低电平。当CR为低电平，置数端LD为低电平时，数据直接从置数端Da、Db、Dc、 Dd置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPd接高电平，计数脉冲由加计数端 Cpu输入，在计数脉冲上升沿进行 842 编码的十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减 计数端CPd输入，在计数脉冲上升沿进行 8421编码十进制减法计数。表102 为8421码十进制加、减计

4、数器的状态转换表。$塔底36 & Q环图 10 2表 10 1输入输出CRLDCPuCPdDdDcDbDaQdQcQbQa1XXXXXXX000000XXdcbadcba011XXXX加计数011XXXX减计数3.计数器的级联使用一只十进制计数器只能表示09十个数，在实际应用中要计的数往往很大，一位数是不够的，解决这个问题的办法是把几个十进制计数器级联使用，以扩大计数范围。如图10 3所示为有两只74LS192构成的加计数级联电路图， 连接特点是低位计数器的CPu端接计数脉冲，进位输出端CO接到高一位计数器 的CPu端。在加计数过程中，当低位计数器输出端由1001©。）变为0

5、000（9。）时,进位输出端Co输出一个上升沿，送到高一位的 cpu端，使高一位计数器加1, 也就是说低位计数器每计满个位的十个数，则高位计数器计一个数，即十位数。 同理，在减计数过程中，当低位计数器的输出端由0000（010）变到1001（910）时，借位输出BO输出一个上升沿，送到高一位的 CPd端使高一位减1。4. 实现任意进制计数利用中规模集成计数器中各控制及置数端，通过不同的外电路连接，使该计数器成为任意进制计数器，达到功能扩展的目的。图104为利用74LS192的置数端LD的置数功能构成五进制加法计数器的原理图，状态转换表如表103所示。它的工作过程是：预先在置数输入端输入所需的数

6、， 本例为 DdDcDdDa=0000。假该计数器从0000状态开始按8421编码计数，当输出状态 达到0100后再来一个计数脉冲，计数器输出端先出现QdQcQbQa=0101,此时与 非门输出立刻变为低电平，于是四位并行数据DdDcDbDa=0000被置入计数器中， 即QdQcQbQa=0000,实现了五进制计数，紧接 LD恢复高电平，为第二次循环 作好准备。这种方法的缺点是置数时间太短及利用了一个无效态，可能会造成译 码，显示部分产生误动作，此时，应采取措施消除之。表 10 2输入脉冲数输出QdQcQbQa000001000120010300114010050101601107011181

7、00091001表 10 3计数脉冲输出C PQdQcQbQa0000010001200103001140100501010 I 00005. 译码及显示计数器输出端的状态反映了计数脉冲的多少，为了把计数器的输出显示为 相应的数，需要接上译码器和显示器。计数器采用的码制不同，译码器电路也不 同。二一一十进制译码器用于将二一一十进制代码译成十进制数字，去驱动十 进制的数字显示器件，显示09十个数字，由于各种数字显示器件的工作方式 不同，因而对译码器的要求也不一样。中规模集成七段译码器CC4511用于共阴极显示器，可以与磷砷化 LED数码管BS201或BS202配套使用。4511可以把 8421编

8、码的十进制数译成七段输出 a b、c、d、e、f、g,用以驱动共阴极LED。 图10 5为LED七个字段显示示意图。图10 6为计数、译码、显示的结构框 图。在实验台上已完成了译码CC4511和显示器BS202之间的连接，实验时只要 将十进制计数器的输出端 Qa、Qb、Qc、Qd直接连接到译码器的相应输入端 A、 B、C、D即可显示0 9个数字。co图 10 4图 10 37 / 7>普TL I.-TLTLTL-图 10 6图 10 5二、实验设备与器件1. 示波器2.双D触发器74LS74X 2、同步十进制可逆计数器74LS192X 2、2 输入四与门 74LS00X 1四、实验内容1

9、. 用74LS74D触发器构成四位二进制异步加法计数器。取两片74LS74,先把D触发器接成T触发器，验证逻辑功能，待各触 发器工作正常后，再把它们按图10 1连接。Rd端接逻辑开关，最低位的 CP 端接单次脉冲源，输出端 QdQa接电平指示器。为防止干扰各触发器SD端应接某固定高电平（可接+ 5V电源处）。（2）清零后，由最低位触发器的 CP端逐个送入单次脉冲，观察并列表记录 Q4Q1状态。将单次脉冲改为频率为1KHz的连续脉冲，用双踪示波器观察 CP、Qd、 Qc、Qb、Qa波形，描绘之。将图10 1电路中的低位触发器的Q端和高一位的CP端相连接，构成 减法计数器，按实验内容（2）、（3）

10、要求进行实验、观察并列表记录 Qd Qa状态。2. 测试74LS192十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清零端 CR、置数端LD、数据输入端Da、 Db、De、Dd分别接逻辑开关，输出端 Qa、Qb、Qc、Qd分别接实验台上译码相 应输入端A、B、C、D及0 1指示器，CD、BO接0 1指示器。按表10 1逐项测试74LS192逻辑功能，判断此集成块功能是否正常。1）清除令CR=1,其它输入为任意状态，这时QdQcQbQa=OOOO,译码显示为0字。 清除功能完成后，置CR=0。(2) 置数令CR=0，CPu，CPd任意，数据输入端输入任意一组二进制数 DDDcDBDA=d

11、cba,令LD =0，观察计数器输出dcba是否已被置入？予置功能完成后，置LD =10(3) 加计数CR=0，LD =CPd=1，CPu接单次脉冲源。清零后由CPu逐个送入10个单次脉冲，观察QdQa及CO状态变化及数 码显示情况，观察输出状态变化是否发生在CPu的上升沿。并用示波器观察CPu、 Qd、Qc、Qb、Qa 波形。(4) 减计数CR=0，LD =CPu=1，CPd接单次脉冲源。参照(3)进行实验。3. 用两片74LS192组成两位十进制加法计数器。接图103连接实验电路。输入计数脉冲，进行由00 99累加计数，记录之。4. 将两位十进制加法计数器改接成两位十进制减法计数器。实现由

12、99 00递减计数，记录之。5. 用74LS192及74LS00构成六进制加法计数器。按自拟电路连接实验电路。(1) 逐个送入单脉冲，观察并记录之。(2) 观察数码显示有否异常现象？如有，分析产生误动作原因，并提出解决 办法。五、实验报告1. 整理实验数据，并画出波形图。2. 总结用中规模集成计数器构成任意进制计数器的方法。3. 对实验中异常现象分析。六、预习要求1. 复习有关计数器部分内容。2. 拟出实验中所需测试表格。3. 画出用两片74LS192构成两位十进制减法计数器电路图4. 画出用74LS192及74LS00构成六进制加法计数器电路图。注：CC40192同步十进制加/减计数器性能与74LS192相同，可互换使用，CC40192引脚排列如图10 4,功能表如表10 4。本实验如全部采用CM