CMOS电路中抗Latch_up的保护环结构研究

1、CMOS 电路中抗Latch up 的保护环结构研究唐晨,孙伟锋,陆生礼(东南大学国家ASIC 系统工程技术研究中心江苏南京210096摘要:闩锁是CMOS 集成电路中的一种寄生效应,这种PN PN 结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici 模拟整个失效过程,在对2类保护环(多子环/少子环作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up 版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性

2、。关键词:寄生双极型晶体管;保护环;闩锁;CMOS 集成电路中图分类号:TN406文献标识码:A 文章编号:1004373X (20060410903R esearch on Latch up G u ard Ring Issues in CMOS CircuitsTAN G Chen ,SUN Weifeng ,L U Shengli(National ASIC System Engineering Research Center ,Sout heast University ,Nanjing ,210096,China Abstract :Latch up is a parasitic e

3、ffect in CMOS circuits.Once the PN PN structure is triggered ,there will be high current fromVDD to GND ,which makes the chip invalidation.To the problems during latchup test ,the test method is introduced and the failureprocess is simulated by Tsuprem4and Medici.With the two guard rings are analyze

4、d and several structures are simulated ,an efficient way of layout design is obtained after triggering voltage and current are compared.The validity is proved by the test results.Keywords :parasitical bipolar transistor ;guard ring ;latch up ;CMOS circuits收稿日期:200509161引言在CMOS 集成电路中,闩锁是一种不可避免的寄生效应1,

5、对芯片的可靠性产生很大的影响,这种效应是由存在于衬底和阱中的2个寄生双极型晶体管所引起的,构成一种PNPN 结构,一旦触发这种结构,电源电压被拉低,同时从电源到地会有大电流流过,最终导致整块芯片的失效。通常可以通过工艺技术,如外延工艺或是深槽隔离技术2来防止Latch up 的发生;也可以在版图设计3中采取合理的保护结构,有效防止Latch up 触发。本文针对一款芯片在测试中发现的Latchup 效应,利用软件Tsuprem4和Medici 模拟出这种寄生效应,并通过加入不同的保护结构,比较各种模拟结果,找到一种最佳的抗Latchup 结构,应用到实际版图设计中,进一步流片、测试,彻底解决了

6、该款芯片的Latch up 问题。2Latch up 测试和失效分析2.1Latch up 测试4对芯片的每一个管脚进行灌/拉电流应力测试,监测电源上的电压和电流,确定是否通过测试,主要测试参数如表1所示。表1发生Latch up 失败管脚的测试数据管脚名灌/拉电流灌/拉前后监测到的电源电压、电流A +0.025A 5.48V 0mA 1.44V 120mA A -0.075A 5.48V 0mA 1.45V 120mAB +0.075A 5.48V 41mA 1.49V 120mA B-0.020A5.48V6mA1.31V120mA具体测试过程如下:灌/拉电流从25200mA ,步长25m

7、A ,如果在这个电流范围内,电源电流为0,测试通过;如果监测到电源电压被拉下同时有一定的电源电流,则触发Latchup ,表1中给出的就是测试中没有通过的2个管脚数据。2.2Latchup 失效原因分析图1所示的是CMOS 电路中Latchup 寄生结构的剖面图,T1是阱内纵向寄生三极管,R w 是阱寄生电阻;T2是衬底横向寄生三极管,R s 是衬底寄生电阻。电极1接电源,电极2接地,电极3通过往衬底灌电流来触发T1,T2的正反馈结构。根据实际的工艺参数和版图间距用软件Tsuprem4确定模拟结构:P 型衬底注入浓度是1E15,N 阱注入浓度是5E12,阱的结深2m ,N +和P +结深分别是

8、0.2m 和0.4m ;X 1=3m ,X 2=9m 。用Medici 电路模拟工具模拟整个触发过程:通过在电极3上加脉冲电压,从而在衬底中产生一定的位移电流,该电流在寄生电阻R S 上就会有电势降落,如图1所901现代电子技术2006年第4期总第219期 集成电路示,此电势达到一定量值,就会使低压部分寄生的横向三极管T 2开启。开启的晶体管会将衬底电流放大,使T 2管集电极上的电流流入阱内,又将阱内寄生的纵向三极管T 1开启,Latchup 结构被触发,一旦形成这种正反馈通路,电源到地之间的大电流会使整块芯片失效。可以通过监测电极1上的电流来判断是否触发了Latch up 。图2就是最终触发

9、Latchup 时的电流剖面图。该图模拟的是当电极3上的脉冲电压达到160V 时,所引起的衬底位移电流触发Latch up ,可以清楚地看到,从电源(电极1到地(电极2之间有明显的电流流过,箭头所指就是触发Latchup 的电流。图1CMOS 电路中Latch up 结构剖面图2触发Latch up 的电流分布剖面图下文通过对2种保护环的作用分析,利用Tsuprem4和Medici 进行模拟,找到一种最佳的抗Latch up 版图设计方法。3保护环在抗Latchup 中的应用保护结构通常是使2个寄生三极管之间去耦5,常用2种结构:多数载流子保护结构和少数载流子保护结构。3.1多子保护环的应用如

10、图3所示,圈出的多子保护环就是加入与阱和衬底同类型的载流子,其实质是通过减小多数载流子电流产生电压降达到去耦作用。N 阱内的多数载流子一般通过形成N 阱的欧姆接触N +扩散来减小所有P +寄生发射极的阱电阻R w ;同样,衬底内的多数载流子用P +扩散来减小所有可能的N +发射区的旁路衬底电阻R s 。多子环可以分3种结构来模拟:(1阱加入多子保护环;(2衬底加入多子保护环;(3阱和衬底同时加多子保护环。阱内加多子环图3中只在阱内加N +环,电极4接电源。通过Medici 模拟,当电极3上的脉冲电压达到700V 时,电源上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻 ,从而提高了触发电

11、压,由于阱的空间比整个衬底小,所以在阱内加多子环以提高触发电压的效果会比衬底明显。图3加入多子保护环结构衬底加多子环图3中只在衬底加P +环,电极5接地。通过Medici 模拟,当电极3上的脉冲电压在200V 时,监测到从电极1到电极2有大电流通路,如图3所示。原因是衬底的空间相对于阱大得多,改变衬底寄生电阻的阻值不明显,再加上这种触发方式是通过衬底电流所引起的,首先影响的是衬底的寄生结构,接地的电极5很有可能缩短了电源到地的电流通路,并没有起到保护的作用。阱内加多子环、衬底加多子环图3中加双环,电极4接电源,电极5接地。由于单阱内多子环已经大幅度提高了触发电压,可以通过比较在相同电压下,电源

12、电流的大小,对比双环和单阱多子环的影响。比较在700V 下,电源上的峰值电流大小,因为峰值电流达到一定量值时就成为触发电流,图 4所示就是700V 脉冲电压下,单阱多子环和双多子环电源电流比较曲线。图4700V 脉冲电压下,单阱多子环双多子环电源电流比较曲线从图4中的对比发现,双多子环的峰值电流比单阱多子环大,说明随着电压的不断升高,双多子环先于单阱多子环达到该结构的触发电流,也就是更容易触发。理论上,双环的保护应该优于单环的保护,但模拟结果却是双环保护的峰值电流反而大,这是因为环的保护作用与结构的触发方式有关系。无论是衬底多子环还是阱多子环,其本身可以很好地起到抗Latchup 的作用,但在

13、具体应用中,必须考虑触发方式的影响,如果是I/O 口上的电压扰动,双多子环的效果是最好的;如果是衬底电流扰动引起的,那么只在阱内加多子环是最理想的;同样,如果是阱电流扰动引起的,那么可以只在衬底加多子环。3.2少子保护环的应用如图5所示,圈出的电极4就是一个少子环,少子保11微电子技术唐晨等:CMOS 电路中抗Latch up 的保护环结构研究护环可以是受反向偏置的源漏极扩散区或者是附加的阱扩散区。阱扩散保护环比源漏极扩散更有效,因为他们扩散进入衬底更深。从本质上讲,衬底中的少数载流子对衬底中横向寄生晶体管起着预先收集极的作用,能够显著减小衬底中横向寄生晶体管的电流增益。少数载流子经常被用来封

14、闭一个潜在的注入源。通常少数载流子保护环放在衬底内,而不是阱内6 。图5衬底加入少子保护环结构衬底加少子环图5中电极4接电源。通过Medici 模拟,加入少子环保护结构,可以将Latch up 的触发电压提高到300V ,衬底少子保护环的抗Latchup 能力比衬底多子环强。用nwell 作少子环,由于阱注入比普通N +注入深度更深,可以更加有效地的破坏反馈回路,模拟结果发现,当用阱作为少子环的时候,其触发电压提高一个数量级。但是用阱作少子环时,需要牺牲很大的版图面积,这就会增加芯片的成本,需要进行折中考虑。阱内加多子环,衬底加少子环图6中电极4和电极5都接电源。同样比较在相同电压下,电源电流

15、的大小, 对比双环和单阱多子环的影响。图6阱内加多子环、衬底加少子环结构为了与图4比较的一致性,也同样取在700V 下,对比阱内单加多子环与阱内加多子环、衬底加少子环电源电流曲线。从图7模拟结果曲线对比可以看出,阱内加多子环、衬底加少子环的结构,其电源电流比只在阱内加多子环电源电流有明显下降,电流峰值下降了20%左右。因此,这种双环结构抗Latch up 最为理想。4结语将保护结构植入改进的版图中,进一步流片测试,表2就是在加入保护环结构后通过Latchup 的测试结果。针对衬底电流的扰动引起CMOS 集成电路中Latchup 寄生结构的开启,通过加入各种保护环结构,用软件Tsuprem 4做

16、出器件结构,并且用Medici 电路模拟工具对各种结构进行模拟,通过比较触发电压,或是峰值电流,找到一种最优的抗Latch up 保护结构:衬底加多子保护环、阱加少子保护环。并且将这种结构应用到实际版图中,流片后进行测试、验证, 芯片能够稳定的工作。图7700V 脉冲电压下,单环和双环电源电流比较曲线表2加入保护环结构后的测试数据管脚名灌/拉电流灌/拉前后监测到的电源电压/电流A +0.200A 5.48V 0mA 5.48V 0mA A -0.200A 5.48V 0mA 5.48V 0mAB +0.200A 5.48V 0mA 5.48V 0mA B-0.200A5.48V0mA5.48V

17、0mA保护环的结构需要根据不同的触发原因并且在充分考虑版图面积的情况下加以选择。参考文献1Hargrove M J.Latchup in CMOS Technology J .IEEE98CH36173.36th Annual International Reliability Physics Symposium ,Reno ,Nevada ,1998.2Bhattacharya S.Design Issues for Achieving Latchupf ree ,Deep Trench isolated ,Bulk ,NonEpitaxial ,SubmicronCMOSJ .IEEE ,IEDM 90185.3Roberto Menozzi ,L uca Selmi.Enrico Sangiorgi Layout De 2pendence of CMOS Latch up J .Electron Devices ,1988.4IC LatchUp Test S.EIA/J EDEC Standard.5Estreich D B.The Physics and Modeling of Latchup andCMOS Integr