EDA课程设计报告交通灯控制系统

1、一、课程设计目的和要求目的：掌握基于FPGA的复杂数字系统的设计和验证方法。提高学生复杂数字系统的设计能力。要求：使用实验箱为W48-PK2SOPC试验开发系统，核心器件为Alatera公司的EP1C6Q240C8芯片，开发软件为Quartus4.0.本实验环节要求学生以FPGA器件为目标器件，设计典型的数字系统，如：A/D、D/A接口；电子密码锁，交通灯控制系统，数字表等复杂硬件电路，完成设计综合、仿真和硬件测试，并写实验报告。二、设计方案工作原理：本次设计是针对十字路口，进行南北和东西直行情况下交通灯控制。设定东西方向为主干道方向，根据交通灯的亮的规则，在初始状态下四个方向的都为红灯亮启，

2、进入正常工作状态后，当主干道上绿灯亮时，支干道上红灯亮，持续40S后，主干道和支干道上的黄灯都亮启，持续5S后，主干道上红灯亮启，支干道上绿灯亮启持续40S，之后主干道和支干道上的黄灯都亮启5s，一个循环完成。用LED灯显示倒计时，并且能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯亮。实现方法：本次采用文本编辑法，即利用Verilog HDL语言描述交通控制器，通过状态机计数法，实现设计所要求的交通灯控制及时间显示。设计中用两组红黄绿LED模拟两个方向上的交通灯，用4个7段数码管分别显示两个方向上的交通灯剩余时间，控制时钟由试验箱上频率信号提供。图2.交通灯控制状态转化说明：该

3、状态图为交通灯在正常情况下的状态转化图，进入控制后，状态00时主干道绿灯及支干道红灯亮起，进入状态01后两路黄灯亮起，状态11时主干道红灯及支干道绿灯亮起。进入10状态两路黄灯亮起。结束一个循环，从00状态重新开始循环。三、特殊要求（需要实验室提供的仪器设备、元器件和材料）eg：PC机，windows系统，Quartus II 5.0软件，基于Cyclone型EP16Q240C8的实验箱。四、实验结果和数据处理KTL图如下：功能仿真截图如下：由图可以看出，功能仿真不包括各元器件的延时。都是脉冲一来就改变。时序仿真截图如下：由图可以看出，时序仿真包括了各元器件的延时。脉冲到来时不马上改变状态。使

4、用硬件是要选对所使用的模块以及引脚，以下为本实验中所选用的模块以及输入输出所接上的引脚：附图2-11 实验电路结构图NO.9结构图上的信号名PIO0-7PIO8-15PIO16-23PIO24-31PIO32-39对应芯片的引脚号23324014，6,7,8,12132021,41,128,132136137141，158160引脚名称I/O0-7I/O8-15I/O16-23I/O24-31I/O32-39附表210 结构图NO.9对应管脚图五：实验心得：1. Error: Verilog HDL error at traffic11.v(3): variable "num1&qu

5、ot; has mixed blocking and nonblocking Procedural Assignments - must be all blocking or all nonblocking assignments。 后来检查发现是else num13:0=num13:0-1;这段语句要改为else num13:0<=num13:0-1;因为粗心大意少了一个<.导致变成阻塞赋值，和前面的设置不统一。而在这里我们希望综合成时序逻辑的电路结构，所以应该采用非阻塞赋值。2Error (10028): Can't resolve multiple constant

6、drivers for net这个错误让我知道了在并行语句中不能对同一信号进行赋值，因为这是可综合的要求。3.由两个仿真图，即功能仿真和时序仿真图学习到了这两者的不同，时序仿真图经过综合后会对元器件的延时作出反应。4.时间设置不同数码管会显示16进制的ABCDEF出来，而我们这里的目的是让它显示09，所以设置的范围只能是00001001。附具体实现程序：module traffic11(en,clk,rst1,num1,num2,light1,light2);input en,clk,rst1;output7:0 num1,num2; /两个干道上的倒计时显示 output2:0 light1

7、,light2; /light1控制主干道的3个灯 light2控制支干道的3个灯 reg tim1,tim2;reg1:0state1,state2,ste;reg2:0light1,light2; /两个干道上的6个灯亮的时间 reg3:0num;reg6:0counter;reg7:0 num1,num2;reg7:0 red1,green1,yellow1,red2,green2,yellow2;always (en)if(!en)begin /设计计数初值 red1<=8'b01000000; /红灯倒计时为40s green1<=8'b01000000;

8、 /绿灯倒计时为40s yellow1<=8'b00000101; /黄灯倒计时为5s red2<=8'b01000000;green2<=8'b01000000;yellow2<=8'b00000101; endalways (posedge clk )beginif(!en) begin /使能有效开始控制计数 if(!tim1) /开始控制 begin /主干道交通灯点亮控制 tim1<=1; case(state1) 2'b00:begin num1<=green1;light1<=3'b001;

9、state1<=2'b01;end 2'b01:begin num1<=yellow1;light1<=3'b010;state1<=2'b11;end 2'b11:begin num1<=red1;light1<=3'b100;state1<=2'b10;end 2'b10:begin num1<=yellow1;light1<=3'b010;state1<=2'b00;end default:light1<=3'b100; endcase

10、 end else begin /倒数计时 if(num1>0) if(num13:0=0) begin num13:0<=4'b1001; num17:4<=num17:4-1; end else num13:0<=num13:0-1; if(num1=1) tim1<=0; end end else begin light1<=3'b010; num1=2'b00; tim1<=0; end endalways (posedge clk )begin if(!en) begin if(!tim2) begin tim2<

11、;=1; case(state1) 2'b00:begin num2<=red2;light2<=3'b100;state2<=2'b01;end 2'b01:begin num2<=yellow2;light2<=3'b010;state2<=2'b11;end 2'b11:begin num2<=green2;light2<=3'b001;state2<=2'b10;end 2'b10:begin num2<=yellow2;light2<=3'b010;state2<=2'b00;end default:light2<=3'b100; endcase end else begin /倒数计时 if(num2>0) if(num23:0=0) begin num23:0<=4&#