集成电路分析与设计1ppt课件

1、集成电路分析与设计第一章 集成电路基本制造工艺本章概要n双极工艺流程nCMOS工艺流程nCMOS先进工艺nBiCMOS工艺流程n无源器件1.1 双极工艺流程 典型典型NPNNPN管剖面图管剖面图1.1 双极工艺流程 衬底选择衬底选择（1衬底选择 对于典型的PN结隔离双极集成电路，衬底一般选用 P型硅。1.1 双极工艺流程 第一次光刻（2第一次光刻N+隐埋层扩散孔光刻 一般来讲，由于双极型集成电路中各元器件均从上表面实现互连，所以为了减少寄生的集电极串联电阻效应，在制作元器件的外延层和衬底之间需要作N+隐埋层。第一次光刻的掩模版图形及隐埋层扩散后的芯片剖面如图1.1 双极工艺流程 外延层淀积外延

2、层淀积（3外延层淀积 外延层淀积时应该考虑的设计参数主要有：外延层电阻率epi和外延层厚度Tepi。外延层淀积后的芯片剖面如图。 1.1 双极工艺流程 第二次光刻（4第二次光刻P+隔离扩散孔光刻 隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛，以实现各元件间的电隔离。隔离扩散孔的掩模版图形及隔离扩散后的芯片剖面如图1.1 双极工艺流程 第三次光刻（5第三次光刻P型基区扩散孔光刻 基区扩散孔的掩模版图形及基区扩散后的芯片剖面图如图所示。 1.1 双极工艺流程 第四次光刻（6第四次光刻N+发射区扩散孔光刻 此次光刻还包括集电极、N型电阻的接触孔和外延层的反偏孔。 N+发射区扩散孔的掩模图形及N+

3、发射区扩散后的芯片剖面图如图 1.1 双极工艺流程 第五次光刻（7） 第五次光刻引线接触孔光刻 此次光刻的掩模版图形如图1.1 双极工艺流程 第六次光刻（8第六次光刻金属化内连线光刻 反刻铝形成金属化内连线后的芯片复合图及剖面图如图1.1 双极工艺流程 幅员1.1 双极工艺流程 幅员1.1 双极工艺流程典型双极工艺的缺点n缺点n由于b-e结与基极接触孔之间的P型区域而形成较大基区体电阻n集电极接触孔下N型区域导致较大的集电极串联电阻n因PN结隔离而形成较大的集电极寄生电容1.1 双极工艺流程 先进工艺1）1.1 双极工艺流程 先进工艺2）n高性能晶体管的特点nP+型多晶硅层用于基极的接触和连接

4、nN+型多晶硅层用于发射极的接触和连接n由于使用了多晶硅层，形成基极和发射极区域时采用了自对准工艺n基极的p+低欧姆区域的形成减少了体电阻n重掺杂掩埋层用作集电极低欧姆连接，在此之上，一层薄外延层连接于内部集电极，这样可以允许大电流通过n在掩埋层和集电极金属之间形成N+掺杂区域，从而减小集电极串联电阻n氧化区取代PN结形成器件的隔离，寄生电容大大减小n器件隔离区域下形成P型扩散区，防止了寄生MOS效应1.1 双极工艺流程 先进工艺3）截面图俯视图一种截止频率Ft为22GHz的npn管 1.1 双极工艺流程 先进工艺4）1.2 CMOS工艺流程基本流程1）nN阱CMOS工艺流程（a有外延层的初始

5、圆片（b在P-外延层中形成N阱（c用氮化物或氧化物确定有源区1.2 CMOS工艺流程基本流程2）（d硅片刻蚀（e场氧生长（f表面去除氮化物或氧化物1.2 CMOS工艺流程基本流程3）（g栅氧生长（h多晶硅栅的淀积和形成图案（iPselect掩膜与注入1.2 CMOS工艺流程基本流程4）（jNselect掩膜与注入（k退火和CVD氧化1.2 CMOS工艺流程基本流程5）（l有源区接触及钨塞形成（m金属涂层及图案形成1.2 CMOS工艺流程基本流程6）压焊块PAD）(a)顶视图(b)侧视图1.3 CMOS先进工艺轻掺杂漏区：作用n构造：在沟道的漏端及源端增加低掺杂区，可降低沟道端口处的掺杂浓度及掺

6、杂浓度的分布梯度n作用：降低沟道中漏附近的电场强度在整个沟道区最大），提高FET的可靠性1.3 CMOS先进工艺轻掺杂漏区工艺1）（a轻n-）注入（b覆盖氧化层1.3 CMOS先进工艺轻掺杂漏区工艺2）（c刻蚀后（d施主重注入1.3 CMOS先进工艺化学机械抛光n表面不平整引发问题：细线条爬台阶 易断线。工艺层越多，表面凹凸越严重n化学机械抛光：利用化学腐蚀及机械喷沙使硅圆片表面平面化。多在制备金属层之前进行（a淀积氧化物后（b化学机械抛光CMP后1.3 CMOS先进工艺铜互连：特点n优点：n铜的电阻率约为铝的一半 =1.67 ucm ）n电迁移效应比铝弱的多n缺点：n铝刻蚀工艺无法刻蚀铜n易

7、于扩散到硅中1.3 CMOS先进工艺铜互连:淀积工艺大马士革(Damascus)镶嵌工艺用CMP工艺形成图形1.3 CMOS先进工艺铜互连:与硅的接触n实现铜与硅的互连：利用Ta、Ti、TiSi2、TiN、TaN、TaNx等金属形成薄过渡层，以阻挡铜扩入硅中，改善与硅的粘附性。双大马士革镶嵌工艺1.3 CMOS先进工艺硅化物n硅化钛薄层：改善多晶硅及硅与互连金属的接触1.3 CMOS先进工艺绝缘体上硅n优点：减少了寄生效应，具有较好的晶体管导通-截止特性，同样尺寸下性能比硅改善22%n缺点：SOI衬底的制备成本高1.3 CMOS先进工艺三维集成电路n优势：n集成密度n连线 延时n不同电压、性能

8、、衬底材料要求的器件可以制作在不同的层次n问题n工艺如何实现n如何散热n如何确保成品率1.4 BiCMOS工艺简介工艺分类nBiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。n一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。 1.4 BiCMOS工艺简介P阱CMOS工艺为基础的BiCMOS工艺1）n以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。n

9、 通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。1.4 BiCMOS工艺简介P阱CMOS工艺为基础的BiCMOS工艺2）n 这种结构的缺点是：n （1由于NPN晶体管的基区在P阱中，所以基n 区的厚度太大，使得电流增益变小n （2集电极的串联电阻很大，影响器件性能n （3NPN管和PMOS管共衬底，使得NPN管只n 能接固定电位，从而限制了NPN管的使用1.4 BiCMOS工艺简介N阱CMOS工艺为基础的BiCMOS工艺1）N阱CMOS-NPN体硅衬底结构剖面图1.4 BiCMOS工艺简介N阱CMOS工艺为基础的BiCMOS工艺2）nN阱CMOS工艺为基础的BiCMOS工艺与以P

10、阱CMOS工艺为基础的BiCMOS工艺相比，优点有：n（1工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能n（2制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。1.4 BiCMOS工艺简介N阱CMOS工艺为基础的BiCMOS工艺3）n缺点有：n NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P+-Si为衬底，并在N阱下设置N+隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小56倍，还可以使CMOS器件的抗闩锁性能大大提高1.4 BiCMOS工艺简介双极

11、工艺为基础的BiCMOS工艺1）（1以CMOS工艺为基础的BiCMOS工艺中，影响BiCMOS电路性能的主要是双极型器件。显然，若以双极工艺为基础，对提高双极型器件的性能是有利的 （2这种结构克服了以P阱CMOS工艺为基础的BiCMOS结构的缺点，而且还可以用此工艺获得对高压、大电流很有用的纵向PNP管和LDMOS及VDMOS结构1.4 BiCMOS工艺简介双极工艺为基础的BiCMOS工艺2）三种以PN结隔离双极型工艺为基础的P阱BiCMOS器件结构剖面图 ：1.4 BiCMOS工艺简介双极工艺为基础的BiCMOS工艺3） 以双极工艺为基础的双埋层双阱Bi-CMOS工艺的器件结构剖面图1.4

12、BiCMOS工艺简介n这种结构的特点是采用N及P双埋层双阱结构，采用薄外延层来实现双极器件的高截止频率和窄隔离宽度。n此外，利用CMOS工艺的第二层多晶硅做双极器件的多晶硅发射极，不必增加工艺就能形成浅结和小尺寸发射极。 双极工艺为基础的BiCMOS工艺4）1.5 无源器件双极工艺中电阻1）基区扩散电阻双极工艺中最常见的电阻类型，其薄层电阻RSB=100200/1.5 无源器件双极工艺中电阻2）发射区扩散电阻由于发射区扩散层的薄层电阻较小，其RSE=210/，所以只能做小电阻1.5 无源器件双极工艺中电阻3）埋层电阻RS，BL20/，便于做与晶体管集电极相连的小电阻,影响电阻值的工艺因素太多，

13、不易精确控制，精度较差1.5 无源器件双极工艺中电阻4）基区沟道电阻薄层电阻较大，可制作小面积大阻值的电阻1.5 无源器件双极工艺中电阻5）又称为“体电阻薄层电阻较大，可制作高阻值的电阻外延层电阻1.5 无源器件双极工艺中电阻6）离子注入电阻电阻精度高，阻值范围大薄层电阻可控范围为0.1-20k/ ）1.5 无源器件CMOS工艺中电阻1）多晶硅电阻通过掺杂可形成阻值范围较广的电阻方块电阻从几十欧到几千欧），精度较高1.5 无源器件CMOS工艺中电阻2）N阱电阻电阻率随工艺变化较大，精度较差1.5 无源器件电容1）多晶硅扩散层电容1.5 无源器件电容2）多晶硅多晶硅电容1.5 无源器件电容3）金属多晶硅电容1.5 无源器件电容4）金属金属电容1.5 无源器件