可编程逻辑器件设计实验报告

1、可编程逻辑器件设计实验报告实验名称：QuartusII基础实验实验目的：使用QuartusII设计并完成一个简单的逻辑电路实验时间：2015年地点：803实验室学生姓名：学号：实验名称：使用QuartusII设计并完成一个简单的逻辑电路1、实验步骤(1) 创建工程(2) 创建文件(3) 编译工程(4) 观察RTL视图(5) 仿真2、VerilogHDL代码采用原理图输入AND2伏巴.3、RTL视图inst4、仿真结果实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：

2、2012117282实验名称：简单D触发器1、实验步骤(1) 创建工程(2) 创建文件(3) 编译工程(4) 观察RTL视图(5) 仿真2、VerilogHDL代码module_DFF(clk,d,q);inputclk,d;outputq;regq;always(posedgeclk)beginqENACLR4、仿真结果dclk实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数的D触发器1、实验步骤创建工程、创建文件、编译工程

3、、观察RTL视图、仿真2、VerilogHDL代码moduleCFQ(clk,d,load,q);inputclk,d,load;outputq;regq;always(posedgeclk)beginif(!load)q=1;elseq=d;endendmodule3、RTL视图4、仿真结果实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数异步清零的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、Ve

4、rilogHDL代码module_DFf(clk,d,load,rest,q);inputclk,d,load,rest;outputq;regq;always(posedgeclkornegedgerest)beginif(!rest)q=0;elseif(!load)q=1;elseq=d;endendmodule3、RTL视图4、仿真结果实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：带Qn输出的D触发器1、实验步骤创建工程、创

5、建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduled_q(in,clk,q,set,a,reset,q_n);inputclk,in,set,a,reset;outputregq,q_n;always(posedgeclk,negedgereset)beginq_n=q;if(!reset)q=0;elseif(!set)q=a;elseq4、仿真结果ENA实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：4

6、选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulemux4_1(in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;outputout;regout;always(in0,in1,in2,in3,s0,s1)begincase(s0,s1)2b00:out=in0;2b01:out=in1;2b10:out=in2;2b11:out=in3;default:out=1bz;endcaseendendmodule3、RTL视图Mux0.I-.s0SEL1.0s1n3

7、.IOUTn2DATA3L 一_MUXn0n实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：6选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulemux6_1(in0,in1,in2,in3,in4,in5,s0,s1,s2,out);inputs0,s1,s2;inputin0,in1,in2,in3,in4,in5;装outputout;regout;always(i

8、n0,in1,in2,in3,in4,in5,s0,s1,s2)begin订case(s0,s1,s2)3b000:out=in0;3b001:out=in1;3b010:out=in2;线3b011:out=in3;3b100:out=in4;3b101:out=in5;default:out=1bz;endcaseendendmodule3、RTL视图Mux04、仿真结果可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：20121172

9、82实验名称：38译码器(assign语句实现)1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleas_38(a,q);input2:0a;output7:0q;parameterm=8b00000001;assignq=(ma);endmodule3、RTL视图4、仿真结果实验名称:第二部分：VerilogHDL基础实验实验目的:掌握QuartusII软件的基本使用方法，完成基本时序电路设计实验时间:2015年地点:803实验室学生姓名:赵佳梦学号:2012117282实验名称:38译码器（always语句实现）1、实验步骤创建工程、创建文

10、件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleyima3_8(in0,in1,in2,out);inputin0,in1,in2;output7:0out;reg7:0out;always(in0,in1,in2,out)begincase(in2,in1,in0)3b000:out=8b000000013b001:out=8b000000103b010:out=8b000001003b011:out=8b000010003b100:out=8b000100003b101:out=8b001000013b110:out=8b010000013b111:out=8b1

11、0000001default:out=2bz;endcaseendendmodule3、RTL视图4、仿真结果实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个模10计数器(异步清零，同步置数)1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulem10(clk,set,reset,qout,data,cout);inputclk,set,reset;input3:0data;装outputreg3:0qout;output

12、regcout;always(posedgeclk,negedgereset)begin订if(!reset)beginqout=0;cout=0;线endelseif(set=0)beginqout=data;cout=0;endelseif(qout9)beginqout=qout+1;cout=0;endelsebeginqout=0;cout=1;endendendmodule3、RTL视图4、仿真结果实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个模60计数器

13、(异步清零，同步置数)1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulem_60(clk,load,reset,a,cnt,cout);inputclk,load,reset;input5:0a;outputcout;output5:0cnt;reg5:0cnt;regcout;always(posedgeclkornegedgereset)beginif(!reset)cnt=6b00_0000;elseif(load)cnt=a;elsebeginif(cnt6d59)begincnt=cnt+1;cout=0;endelsebeginc

14、out=1;cnt=6b00_0000;endendendendmodule3、RTL视图clkresetcnt5.0couta5.0loadcnt4卜reg0PRE4、仿真结果实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个BCD码计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleadd_sub(ina,inb,sum1,sum2);input3:0ina;input3:0inb;output4:0sum1;o

15、utput4:0sum2;reg4:0sum1;reg4:0sum2;always(ina,inb)beginsum1=ina-inb;sum2sum24.0实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个4bit加减计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleadd_bcd(a,clk,en,load,reset,out,cout);input3:0a;inputclk,en,load,reset;装ou

16、tput3:0out;outputcout;reg3:0out;regcout;订always(posedgeclkornegedgereset)beginif(!reset)out=4b0000;线elseif(!load)out=a;elseif(!en)out=out+1;elseout=out-1;endendmodule3、RTL视图out2reg0实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个2、4、8分频器1、实验步骤创建工程、创建文件、编译工程、观察R

17、TL视图、仿真2、VerilogHDL代码modulediv2_4_8(clk,clk_2,clk_4,clk_8);inputclk;outputclk_2,clk_4,clk_8;regclk_2,clk_4,clk_8;always(posedgeclk)beginclk_2=clk_2;endalways(posedgeclk_2)beginclk_4=clk_4;endalways(posedgeclk_4)beginclk_8=clk_8;endendmodule3、RTL视图clk4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL中级实验实验目的：加深

18、理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设十个2N分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulediv_14(clk,out);inputclk;outputout;regout;reg2:0temp;always(posedgeclk)beginif(temp3d6)temp=temp+1b1;elsebeginout=out;temp=0;endendendmodule3、RTL视图4、仿真结果实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练

19、操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个M+N分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulediv5_7(clk,out);inputclk;outputout;regout;reg3:0cout1;reg3:0cout2;always(posedgeclk)beginif(cout14d11)begincout1=cout1+1;if(cout1=4b0100)out=out;endelsebegincout1=0;out=out;endendendmodule3、RT

20、L视图可编程逻辑器件设计实验报告iuti3.04、仿真结果me19.芍匕ADaOamIlliI实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：设计一个17分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulediv_17(clk,out);inputclk;outputwireout;装regout1,out2;reg4:0temp1;reg4:0temp2;assignout=out1|out2;订always(posed

21、geclk)beginif(temp14d9)temp1=temp1+1;线elsebegintemp1=0;out1=out1;endendalways(negedgeclk)beginif(temp24d9)temp2=temp2+1;elsebegintemp2=0;out2=out2;endendendmodule3、RTL视图4、仿真结果实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文件实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：对1位全加器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、

22、VerilogHDL代码modulefull_add(a,b,cin,sum,cout);inputa,b,cin;outputsum,cout;装assignsum=aAbAcin;assigncout=(a&b)|(b&cin)|(cin&a);endmodule3、软件测试代码订timescale1ns/1nsmodulefull_add_tb;rega,b,cin;wiresum,cout;线parameterdelay=100;full_addu1(a,b,cin,sum,cout);initialbegina=0;b=0;cin=0;# delaya=1;b=0;cin=0;# d

23、elaya=0;b=1;cin=0;# delaya=1;b=1;cin=0;# delaya=0;b=0;cin=1;# delaya=1;b=0;cin=1;# delaya=0;b=1;cin=1;#delaya=1;b=1;cin=1;#delay;endendmodule4、仿真结果Messages/阿，ddJbQ/fu1_add.tbrdn,/fiAjiddJbEjm,阿一addjbfcout实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试义件实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：编写一个测试文件，完成对四

24、1数据选择器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulemux4_1(in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;装outputout;regout;always(in0,in1,in2,in3,s0,s1)begin订case(s0,s1)2b00:out=in0;2b01:out=in1;2b10:out=in2;线2b11:out=in3;default:out=1bz;endcaseendendmodule3、软件测试代码timescale1ns/1

25、nsmodulesjxz_t;regs0,s1,in0,in1,in2,in3;mux4_1u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=1;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=1;endendmodule4、仿真结果实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文件实验时间

26、：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：编写一个测试文件，完成对模60计数器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulem_60(clk,load,reset,a,cnt,cout);inputclk,load,reset;input5:0a;outputcout;output5:0cnt;reg5:0cnt;regcout;always(posedgeclkornegedgereset)beginif(!reset)cnt=6b00_0000;elseif(load)cnt=a;else

27、beginif(cnt6d59)begincnt=cnt+1;cout=0;endelsebegincout=1;cnt=6b00_0000;endendendendmodule3、软件测试代码timescale1ns/1nsmodulesjxz_t;regs0,s1,in0,in1,in2,in3;mux4_1u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=0;#100in0=1;in1=1;in2=1;in3

28、=1;s0=0;s1=1;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=1;endendmodule4、仿真结果实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文件实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：编写一个测试文件，完成对模60BCD码计数器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulebcdm_60(clk,qout,a,reset,load);inputclk,reset,load;input7:0a;装outputreg7

29、:0qout;always(posedgeclkornegedgereset)beginif(!reset)订qout=8b0000_0000;elseif(load)qout=a;elseif(qout3:09)线qout=qout+1;elseif(qout7:45)beginqout7:4=qout7:4+1;qout3:0=4b0000;endelseqout7:0=8b0000_0000;endendmodule3、软件测试代码timescale1ns/1nsmodulebcdm_60t;regclk,reset,load;reg7:0a;wire7:0qout;parameterd

30、elay=100;integeri;bcdm_60u1(clk,qout,a,reset,load);initialbeginclk=0;reset=0;#delayclk=clk;reset=1;#delayclk=clk;reset=0;#delayclk=clk;reset=0;#delayclk=clk;reset=1;for(i=0;i200;i=i+1)#delayclk=clk;#delay;endendmodule4、仿真结果UjIDMUim实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文件实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2

31、012117282实验名称：编写一个测试文件，完成对加4bit减计数器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码moduleadd_sub(ina,inb,sum1,sum2);input3:0ina;input3:0inb;装output4:0sum1;output4:0sum2;reg4:0sum1;reg4:0sum2;订always(ina,inb)beginsum1=ina-inb;线sum2=ina+inb;endendmodule3、软件测试代码timescale1ns/1nsmoduleadd_4t;reg3:0ina,in

32、b;wire4:0sum1,sum2;parameterdelay=100;add_subu1(ina,inb,sum1,sum2);initialbegin# delayina=6;inb=3;# delayina=9;inb=2;# delayina=4;inb=1;# delayina=10;inb=12;# delay;endendmodule4、仿真结果J-.yB-JD-JD-J实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文件实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：编写一个测试文件，完成对分频器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码modulefdiv1(clk_in,clk_14,cnt);inputclk_in;outputregclk_14;outputreg2:0cnt;initialclk_14=0;always(posedgeclk_in)beginif(cnt6)cnt=cnt+4b0001;elsebegincnt=4b0000;clk_14f轼|T1flI实验名称：第五部分：阻塞式赋值与非阻塞式赋值实验目的：