电子硬件工程师笔试题

1、下列是自己整理的各个公司电子硬件工程师笔试的题目与答案：汉王笔试1. 什么是建立时间和保持时间？建立时间(Setup Time)和保持时间(Hold time)。建立时间是捋在触发器时钟沿到來前.数据信号保持不 变的时间。保持时间是指在触发器时钟沿到來以后.数据信号保持不变的时间。如果不满足建立和保持时间的话.那么DFF将不能正确地采样到数据，将会出现metastability的情况。 如果数据信号在时钟沿他发前后持续的时间均超过建立和保持时间，那么超过虽就分别被称为建立时间裕 虽:和保持时间裕址。2. 什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中.由于门的输入信号通路中经过不同的延

2、时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现仪。解决方法：一是接入濾波电容，二是引入选通脉 冲，三是増加冗余项(只能消除逻辑冒险而不能消除功能冒险)。3. 请画出用D触发器实现2倍分频的逻辑电路？什么是状态图？答D触发器的输出端加非门接到D端.实现二分频。状态图是以图形方式表示输出状态转换的条件和规律。用恻圈表示各状态圈内注明状态名和取值。用一 表示状态间转移。条件可以多个Verilog 语言:module divide2( elk , clk_o, reset);input elk, reset;output clk_o;wire in:

3、reg out;always ( posedge elk or posedge reset)if (reset)out = 0;elseout = in:assign in = -out;assign clk_o = out;endmodule4. 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硕件上，耍用0C/OD n來实现由干不用0C门可能使 灌电流过大，而烧坏逻辑门。同时在输岀端口应加一个上拉电阻。5. 什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。界步逻猖是各时钟之间没有固定的因果关系。电路设计可分类为 同步电路和异

4、步电路设汁。同步电路利用时钟脉冲使其子系统同步运作，而只步电路不使用时钟脉冲做同 步。界步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAH的读写控制信号脉冲，其逻辑输出与任 何时钟信号都没有关系，译码输岀产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和备种触 发器)和组合逻辑电路构成的电路.其所有操作都是在严格的时钟控制下完成的。这些时序电路共宇同一个 时钟CLK.而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。6. Latch与Register的区别，为什么现在多用register.行为级描述中latch如何产生的。Latch是电平触发，Register是边沿触发

5、，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于界步电路设计，往往会导致时序分析困难，不适、勺的应用latch则会大址浪费芯片资 源。7. 什么是锁相环（PLL） ?锁相环的工作原理是什么？锁相环是一种反馈电路.其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号 的相位和由压控晶振（VCXO）的相位來实现同步的.在比较的过程中.锁相环电路会不断根据外部信号 的相位來调整木地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中.锁相环是一种非常有用的同步技术因为通过锁相环.可以使得不同的数据采集板卡 共享同一个采样时钟閃此，所有板卡

6、上各自的木地80MHZ和20MHZ时基的相位都是同步的.从而采样 时钟也是同步的。因为每块板卡的采样时钟都是同步的.所以都能严格地在同一时刻进行数据采集。&你知道那些常用逻辑电平？ TTL与COMS电平可以直接互连吗？逻辑电平参见硬件研发一文档。TTL和CMOS不可以直接互连，由于TTL是在之间，而CMOS则是有在12V的有在5V的c CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V.9. 可编程逻辑器件在现代电子设计中越来越亟要，请问：a）你所知道的可编程逻辑器件有哪些？（简单）PROM, PAL. GAL. PLA,（复杂）CPLD. F

7、PGAFPGA: Field Programmable Gate ArrayCPLD:Complex Programmable Logic Device数据输出b）试用VHDL或VERILOG ABLE描述8位D触发器逻辑。module dff8（clk , reset, d, q）;input elk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q；always （posedge elk or posedge reset）if（reset）q = 0;elseq=d;endmodule10. 设想你将设计完成一个电子电路方案。请简述用EDA软件（

8、如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？11. 用逻辑门和emos电路实现ab+cdF=ABC3)逻辑函数F(xl,x2,xn)决定于管子的连接关系。NMOS：串与并或逻辑图电路图Y=(A+B)C+DEQDB-Hints:对于给定功能, 先画出NMOS电路，PMOS与NMOS是对偶连接关系。PMOS：串或并与12. 用一个二选一 mux和一个inv实现异或?因为异或仝式为：b 1而二选一mut 公武为,Zc +iT b 2济此 界2式中的c = E即可叹椅二选一皿公式统让为异或公式.趴而罔二选一 mix 实观异或13给了 reg的setu

9、p, hold时间，求中间组合逻辑的delay范围。Delay period setup hold14. 如何解决亚稳态亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态C、“I 一个触发器进入亚稳态时，既无法 预测该爪元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间触发器输 出一些中间级电平.或者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级 联式传播下去。15. 用 verilog/vhdl 写一个 fifo 控制器16. 用verilog/vddl检测stream中的特定字符串分状态用状态机写17. 用mos管搭出一个二输入与非门？

10、Vdd TcA YVMos反向器二输入与非门三输入与非门GND1&集成电路前段设计流程，写出相关的工具。1.设计输入1）设计的行为或结构描述。2）典型文木输入丄：具有UltraEdit-32和3）典型图形化输入匸具-Mentor的Renoir。4）我认为 UltraEdit-32 佳。2 代码调试1）对设il输入的文件做代码调试.语法检査。2）典型工具为Debussy。3.前仿真1）功能仿真2）验证逻辑模型（没有使用时间延迟）。3）典型匸具有Mentor公司的ModelSinu Synopsys公 司的VCS和VSS、Aldec公司的Active. Cadense公司的NC 4）我认为做功能仿

11、真Synopsys公司的VCS 和VSS速度最快并且调试器最好用.Mentor公司的ModelSim对于读写文件速度最快.波形窗口比较好 用。4. 综合1）把设计翻译成原始的目标工艺2）最优化3）合适的面积要求和性能要求4）典型工具有Mentor公司的 LeonardoSpectrunu Synopsys 公司的 DC、Synplicity 公司的 Synplify。5）推荐初学者使用 Mentor 公司的 LeonardoSpectrum.由于它在只作简单约束综合后的速度和面枳最优，如果你对综合工具比较了解，可以 使用 Synplicity 公司的 Synplify。5. 布局和布线1）映射

12、设计到目标工艺里指定位置2）指定的布线资源应被使用3）由于PLD市场目前只剰下Altera. Xilinx, Lattice, ActeL QuickLogic. Atmel六家公司.其中前5家为专业PLD公司，并且前3家几乎占有 f 90%的市场份额.而我们一般使用Altera, Xilinx公司的PLD居多，所以典型布局和布线的匸具为Altera 公司的 Quartus II 和 Maxplus II、Xilinx 公司的 ISE 和 Foudatioiu 4） Maxplus II 和 Foudation 分别为 Altera 公司和Xilinx公司的第一代产品.所以布局布线一般使用Qu

13、artus II和ISE。6. 后仿真1）时序仿真2）验证设il一旦编程或配置将能在目标匸艺里工作（使用时间延迟）。3）所用匸具同前仿真 所用软件。7 时序分析一般借助布局布线工具自带的时序分析工具,也可以使用Synopsys公司的PrimeTime软件和Mentor Graphics 公司的 Tau liming analysis 软件。&验证合乎性能规范1）验证合乎性能规范.如果不满足，回到第一步。9版图设计1）验证版版图设讣。2）在板編程和测试器件19. 名词 IRQ, BIOS, USB, VHDL, SDRIRQ: Interrupt ReQuestBIOS: Basic Input

14、 Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate20. unix 命令 cp -r, rm, uname21. 用波形表示D触发器的功能22. 写异步D触发器的verilog modulemodule dff8（clk , reset, df q）;inputelk;inputreset;input d;output q;regq;always （posedge elk or posedge reset）if（reset）q=0;elseq v

15、=d;endmodule23. What is PC Chipset?芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同.通常分为北桥芯片和南桥芯 片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容虽、ISA/PCI/AGP插憎、ECC纠错等支持。 南桥芯片则提供对KBC （键盘控制器）、RTC （实时时钟控制湍八USB （通用串行总线）.Ultra DMA/33（66）EIDE数据传输方式和ACPI （祐级能源管理）等的支持。其中北桥芯片起若主导性的作用，也 称为主桥（HostBridge） o除了最通用的南北桥结构外.目前芯片组正向见商级的加速集线架构发展，I

16、ntel的8xx系列芯片组就 是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供 比PCI总线宽一倍的带宽.达到了 266MB/S。24. 用传输门和反向器搭一个边沿触发器25. 画状态机，接受1, 2, 5分钱的卖报机，每份报纸5分钱26. DSP和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP结构图DSP能够对实时的运算密集型引用提供有效的支持。GPP能够有效支持这些非DSP类的控制信息密集型应 用。在体系结构上，功能元的体现上.DSP要满足快速实时的需求.除了具有GPP所有的ALU、累加 器还设迓了乘法爪元和地址产生做元同时设宜哈

17、佛结构即分离的程序数据总线c 结构上都采用了藝指令流出技术，DSP采用VLIW结构，GPP采用Superscalar,例如PowerPC74xx 对GPP性能衡址主要是时钟频率，由MIPS/MFLOPS/MOPS來表现。27. DSP （数字信号处理芯片）、CPU （中央处理器）、MCU （微控制器）在结构、特点、功 能以及用途上的区别？ 在设讣原理上都是一样的，应用上各具特点，所以结构功能有所不同。DSP为快速处理数字信号而设计.结构上数据，地址总线分开，数据的吞吐虽更大。扌斤令集的设il多考虑 信号处理。不过现在，为提商微处理器MCU的性能，像ARM在设讣上总线也是分开的。CPU主要是完成

18、抬令的处理.外禺接口是独立设汁的.像存储器总线控制器是独立的，没有集成到CPU 中。而MCU多应用在嵌入式平台，外困的接口是集成在一起的。一颗芯片就能完成。2&请写出一8, 7的二进制补码，和二进制偏置码？所谓原码就是二进制定点表示法.即最髙位为符号位O表示正，表示负.其余位表示数值的大小。反码表示法规定：正数的反码与其原码相同：负数的反码是对其原码逐位取反.但符号位除外。8位 二进制反码的表示范隔：127+127补码表示法规定正数的补码与其原码相同：负数的补码是在其反码的末位加1 例如：+7原=0 0000111 B +7反=0 0000111 B+7补=0 0000111 B卜 7原=1

19、0000111 B 卜 7反=1 1111000B卜 7补=1 1111001 B四位偏移二进制码的偏移址为1000 （8H）。卜8补=11000卜8|偏宜码=0000 （ 4位显示）7 #=0111 7偏宜码=111129.中断的概念和中断的流程中断是指讣算机在执行程序的过程中.、“I出现异常情况或持殊请求时.计算机停止现行程序的运行，转向 对这些界常情况或特殊请求的处理，处理结束后再返回现行程序的间断处.继续执行原程序。中断的处理过程为：关中断（在此中断处理完成前，不处理其它中断人保护现场、执行中断服务程序、恢 复现场、开中断。30名词:SRAM, SSRAM, SDRAMSRAM是英文S

20、tatic RAM的缩爲 它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存 储的数据。优点：速度快，不必配合内存刷新电路，可提拓整体的丄作效率。缺点：集成度低，功耗较大，相同的容址体枳较大.而且价格较岛J少量用于关键性系统以提商效率。 SSRAM Synchronous Static Random Access Memory的缩写，即同步静态随机存収存储器。同步是抬Memory匸作需要步时钟.内部的命令的发送与数据的传输都以它为基准：随机是抬数据不是线 性依次存储.而是由抬定地址进行数据读写。对于SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟

21、信号 相关。这一点与界步SRAM不同界步SRAM的访问独立于时钟.数据输入和输出都由地址的变化控制。 SDRAM Synchronous Dynamic Random Access Memory,同步动态随机存取存储器，同步是指Memory匸作需 要步时钟.内部的命令的发送与数据的传输都以它为基准：动态是捋存储阵列需翌不断的刷新來保证数据 不丢失：随机是指数据不是线性依次存储.而是由指定地址进行数据读写。31. 信号与系统:时域与频域关系32. 模拟电子电路总结 伏安特性曲线，二极管开启电压为0.7V/0.2V,环境温度升商后，二极管正向特性曲线左移.方向特性曲 线下移 晶休管工作在放大区的外

22、部条件是发射结正向偏宜且集电结反向偏宜。 共射特性曲线：输入特性曲线和输出特性曲线。Uce増大时，曲线右移。截止区、放大区.饱和区。 结型场效应管UcofD和绝缘栅型场效应管Ugs伽。夹断区.恒流区.可变电阻区。 静态匸作点设过为保证：一、放大不失真二.能够放大。两种共射放大电路直接耦合.阻容耦合。放大电路分析方法：直流通路求静态工作点，交流通路求动态参数C截止失真，饱和失真。等效电路。Rc直流负反馈。晶体管单管三种接法：共射.共基.共集。共射：既放大迫流又放大电压。输入电阻居中.输出电阻较大.频带窄C篡用于低频放大电路C 共基：只放大电斥不放大电流C输入电阻小，电斥放大和输出电阻与共射相 频

23、率特性辰好C 共集：只放大电流不放大电爪。输入电阻巌大，输岀电阻最小具（电丿E跟随持性。川干放大电路的输入 级和输岀级。场效应管：基木共源放大电路、自给偏压电路、分乐式偏宜电路。多级电路耦合方式：直接耦合：良好的低频持性，可放大变化缓慢的信号。阻容耦合：幹级电路静态工作点独立.电路分析、设汁、调试简有大电容的存在不利于集成化。 变斥器辎合：静态工作点独立，不利于集成化.可实现阻抗变换.在功率放大中得到广泛的应用。零点漂移和温度谏移抑制温漂的方法：引入直流负反馈、采用温度补偿电路中二极管。差分放大电路。差分放大电路中共模抑制比。互补对称输出电路。集成运放电路的组成：输入级：双端输入的差分放大电路

24、.输入电阻高.差模放大倍数大，抑制共模能力强.静态电流小。 中间级：采用共射（共源）放大电路.为提岛放大倍数采用复合管放大电路，以恒流源做集电极负载。输出级：输岀电斥线性范悯宽、输岀电阻小（带负載能力强）非线性失真小。筝互补对称输出电路。 集成运放频率补偿：一、滞后补偿L简单电容补偿2密勒效应补偿二、超前补偿放大电路中反馈特性直流反馈.交流反馈：正反馈、负反馈。I有无反馈的判断.是否存在反馈通路。2反馈极性的判断：瞬时极性法（净输入电斥净输入电流）四种反馈组态：电压串联负反馈.电流串联员反馈、电压并联负反馈.电流并联员反馈。电路中引入电压员反馈还是电流负反馈取决于负载欲得到稳定的电乐还是稳定的

25、电流。电路中引入串联负反馈还是并联负反馈取决于输入信号源是恒压源还是恒流源。负反馈电路分析方法：要将反馈网络作为放大电路输入端和输出端等效负载。、|考虑反馈网络在输入端的 负载效应时应输出址作用为零。而考虑反馈网络输出端的负载效应时应令输入虽作用为零。对于电压 反馈.输出端短路。电流反馈.回路断开。负反馈对放大电路的影响：1 稳定放大倍数2改变输入输出电阻3展宽频带4减小非线性失真。串联负反馈増大输入电阻，并联负反馈减小输入电阻：电压负反馈减小输出电阻，电流员反馈增大输出电 阻。引入负反馈一般原则：_、稳定静态匸作点，引入N流员反馈：为改善放大电路动态性能应引入交流负反馈c二、根据信号源的性质

26、决定引入串联负反馈或者并联负反馈信号源为内阻较小电压源为増大输入电阻, 减小内阴上汗降应引入冷联负反馈信号源为内阻较大的电流源，为减小放大电路的输入电阻.使 电路茯得更大的输入电流.应引入并联负反馈：三、根据负載对放大迫路输出量的要求.员载需要稳定的电斥信号时，引入电圧负反馈。需婆稳定的电流信号时.引入电流负反馈C四、需嬰进行信号变换时，将电流信号转换为电压信号引入电乐并联负反馈。将电压信号转换为电流信 号时.引入电流串联负反馈。负反馈放大电路自激振荡消除方法：一、滞后补偿1 简单电容补偿2.RC滞后补偿3密勒效应补偿二、超 前补偿。基本运算电路反相比例电路运算电路、T型反相比例运算电路、同相

27、比例运算电路（电压跟随器）。积分运算电路和微分运算电路P324325正弦波振荡条件品质I対数Q值越大，选频效果越好。在正弦波振荡电路中.反馈信号能够取代输入信号. 电路引入正反馈。二婆有外加选频网络，用以确定振荡频率。因此四个部分组成：放大电路、选频网络、正反馈网络、稳幅环节。电压比较器对输入信号进行鉴幅与比较的电路。在电压比较器中，集成运放不是处于开环状态就是只引入了正反馈 单限比较器.滞回比较器，窗口比较器33. 串行通信与并行通信异同，特点，比较。从丿京理來看，并行传输方式其实优于串行传输方式。ISA总线.数据总线为8位.工作频率为&33MHz： 286时代 ISA的位宽提高到了 16位

28、,为了保持与8位的ISA兼容.匸作频率仍为833MHz： PCI总线标 准成为Pentium时代PC总线的王者，PCI位宽32。由于并行传送方式的前提是用同一时序传播信号用同一时序接收信号，而过分提升时钟频率将难以让数 据传送的时序与时钟合拍，布线长度稍有差界.数据就会以与时钟不同的时序送达.另外.提升时钟频率 还容易引起信号线间的相互干扰.导致传输错误。因此并行方式难以实现高速化。串行传输虽然只有1位.但数据传输速度却比并行口要商。串行传输摒弃了爪端信号传输，采用差分信号 （differential signal）传输技术.有效地克服了因天线效应对信号传输线路形成的干扰，以及传输线路之间 的

29、串扰c USB5m目前的SATA 1.0标准，数据传输率为150MBps未來的SATA2.O/3.O可提升到300MBps 以至 600MBps34. RS232c高电平脉冲对应的TTL逻辑是负。TTL电平标准逻辑1电平为5V,逻辑0电平为0V：电脑所使用的RS232C它的逻辑电平1为-312V,逻 辑电平0为+3V+12V。35. 放大电路的频率补偿的目的是什么，有哪些方法？在放大电路中.由于电抗元件（电容、电感线圈）及晶体管极间电容的存在，X输入信号信号频率过商或 过低时，不但放大倍数数值会变小.而且产生超前或滞后的相移。频率补偿主要目的防止自激振荡使电 路稳定也称相位补偿或相位校正法。具体方法：一.滞后补偿1简单电容补偿2密勒效应补偿二、超 前补偿。36. 什么是耐奎斯特定律，怎么由模拟信号转为数字信号？37. 数字电子电路总结逻辑代数三个重要的规则：代入规则、反演规则、对偶规则。后两者的主要区别在干对偶不做任何取反的 操作。晶体三极管的开关特性工作在什么区？工作在截止区和饱和区。此过程包括r 4个时间参数：延迟时间Td上升时间Tr存储时间Ts下降时间Tf 开启时间为：延迟时间+上升时间 关闭时间为：存储时间+下降时间二极管逻输门：与门电路和或门电路。见P26页负载能力有灌电流和拉电流负载之分。ECL是一种非饱和型门电路.它