电子设计自动化实验_课程设计讲义2016级

1、电子设计自动化实验、课程设计讲义第 1 章 实验1第2章 附图（GW48 EDA/SOPC系统实验电路结构图） 7第 3 章 GW48 EDA/SOPC 系统结构图信号与芯片引脚对照表 10第 4 章 课程设计电子时钟设计 122018.4第1章实验1. 基本电路设计（1）实验目的：熟悉QuartusH的VHDL文本设计流程全过程，学习简单组合电路、时序电路的设计、仿真和硬件 测试。（2）实验内容学习QuartusH的使用方法按照课件“QuartusII使用一图文PPT'（或教材第4章）给出的步骤，熟悉并掌握QuartusII的基本使用方法。组合电路的设计首先利用QuartusH完成4

2、选1多路选择器（例1）的文本编辑输入（mux41.vhd和编译、综合、仿真测试等步骤，给 出图1所示的仿真波形。【例1】l_l BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 ISPORT(AO,A1,A2,A3:IN STD_LOGIC;S : IN STD_LOGIC_VECTOR(1 DOWNTO 0);Y : OUT STD_LOGIC);END MUX41;ARCHITECTURE DATAFLOW OF MUX41 IS BEGINY<=A0 WHEN S="00" ELSEA1 WHEN S=&q

3、uot;01" ELSEA2 WHEN S="10" ELSEA3;END DATAFLOW;图1 mux41功能时序波形时序电路的设计根据组合电路的设计的步骤和要求，设计触发器(例2)。【例2】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT ( CLK : IN STD_LOGIC ;D: IN STD_LOGIC ;Q: OUT sTD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;-类似于在芯片内部定义一

4、个数据的暂存节点(双横线-是注释符号)BEGINPROCESS (CLK,D)BEGINIF CLK'EVENT AND CLK = '1' THENQ1 <= D ;END IF;END PROCESS ;Q <= Q1 ; - 将内部的暂存数据向端口输出END bhv;(3) 实验报告：根据以上的实验内容写出实验报告， 包括实验目的、 实验原理、实验程序；给出程序分析报告、 RTL 电路图、仿真波形图(截图打印，贴在试验报告上)及其分析报告。(4) 附加内容：设计1位全加器。首先用QuartusH完成教材341小节给出的全加器的设计、编译及综合；其次，

5、对半加器及全加器进行波形仿真，验证设计的正确性。2. 7 段数码显示译码器设计(1) 实验目的：学习计数器及 7段数码显示译码器的设计、仿真和硬件测试；进一步熟悉 VHDL 设计技术。(2) 实验内容设计含异步清 0和同步时钟使能的加法计数器电路实验程序见例 3，设计流程参考实验 1 。【例3】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWN

6、TO 0);COUT: OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN)IF RST = '1' THENCQI := (OTHERS =>'0') ;- (ELSIF CLK'EVENT AND CLK='1' THEN - ( IF EN = '1' THEN- (IF CQI < 9 THE

7、N- (CQI := CQI + 1;ELSE- (CQI := (OTHERS =>'0');END IF;END IF;END IF;IF CQI = 9 THEN- (COUT <= '1'ELSECOUT <= '0'END IF;CQ <= CQI;- (END PROCESS;END behav;针对以上例程完成以下步骤。在QuartuH上对上例进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特 点，给出其所有信号的时序仿真波形(截图打印，贴在试验报告上) 。引脚锁定以及硬件下载测试。

8、引脚锁定后进行编译、下载和硬件测试实验。建议选择 GW48EDA 系统的电路 模式1 (附图2, EN接按键8, RST接按键7 CLK接CLKO , CQ接发光二极管D7D4, COUT接发光二极 管D8)。将实验过程和实验结果写进实验报告。使用SignalTap I对此计数器进行实时测试，流程与要求参考教材6.2节。为此项设计加入一个可用于SignalTap I采样的独立的时钟输入端(采用时钟选择clockO=12MHz，计数器时钟CLK分别选择256Hz、16384Hz 6MHz),并进行实时测试。(3) 思考题：在上例中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即：C

9、Q <= CQ + 1?为什么?设计7段数码显示译码器电路实验原理：7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码， 然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方 便的方法就是利用译码程序在FPGA/CPLD中来实现。例4作为7段译码器，输出信号LED7S的7位分别接如图3数 码管的7个段，高位在左，低位在右。例如当LED7S输出为“ 1101101时，数码管的7个段：g、f、e d、c、b、a 分别接1、1、0、1、1、0、1;接有高电平的段发亮，于是数码管显示“ 5”。注意，

10、这里没有考虑表示小数点的发光二 极管，如果要考虑，需要增加段h,例4中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO)应改为-(7 DOWNTO)。图3共阴数码管及其电路cldckO r stO enaOCHT4B"CLJKOUTT I M ；QJfl S TC O U TEHH图4计数器和译码器连接电路的顶层文件原理图1Bb 卑 UE：I0.申-U.20 ¥卫29.f u茁.字血幻.驴EX皿卑UE-H-. t£l seE0 » »s. nra ncJ±1 *yMS厂飞munr0Li»XD1LCF

11、X OfJIMOW x阿'X 応押一Y 105J ' K UWJMI x ImnsoM«bi )53K 3?I(fet51时3( aitipkM?F Y*戈 71jr «图2 7段译码器仿真波形"0111111""0000110""1011011""1001111""1100110""1101101""1111101""0000111""1111111""1101111&

12、quot;"1110111""1111100""0111001""1011110""1111001""1110001"【例4】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DECL7S ISPORT ( A: IN STD_L0GIC_VECT0R(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END ;ARCHITECTURE one OF DECL7S IS

13、 BEGINPROCESS( A )BEGINCASE A ISWHEN "0000" =>LED7S<WHEN "0001" =>LED7S<WHEN "0010" =>LED7S<WHEN "0011" =>LED7S<WHEN "0100" =>LED7S<WHEN "0101" =>LED7S<WHEN "0110" =>LED7S<WHEN "0111&

14、quot; =>LED7S<WHEN "1000" =>LED7S<WHEN "1001" =>LED7S<WHEN "1010" =>LED7S<WHEN "1011" =>LED7S<WHEN "1100" =>LED7S<WHEN "1101" =>LED7S<WHEN "1110" =>LED7S<WHEN "1111" =>L

15、ED7S<WHEN OTHERS => NULL ; END CASE ;END PROCESS ;END ;针对以上例程完成以下步骤。在Quartusll上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。提示：用输入总 线的方式给出输入信号仿真数据，仿真波形示例图如图2所示。引脚锁定及硬件测试。建议选GW48EDA系统的实验电路模式6（附图5），用数码8显示译码输出（PIO46-PIO40, 键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。数码管显示4位二进制计数值用教材342小节介绍的例化语句，按图4的方式连接成顶层设计电路（用VHDL表述）

16、，图中的CNT4B是一个4 位二进制加法计数器，可以由例3修改获得；模块DECL7S即为例4实体元件，重复以上实验过程。注意图4中的tmp 是4位总线，led是7位总线。对于引脚锁定和实验，建议选电路 模式6 （附图5），用数码8显示译码输出，用clockO 作为时钟输入（注意clock0的频率的选择）。（3）实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验程序和详细实验过程；给出程 序分析报告、RTL电路图、仿真波形图及其分析报告。3. 8位数码扫描显示电路设计（1）实验目的：学习硬件扫描显示电路的设计。（2）实验内容实验原理：图5所示的是8位数码扫描显示电路，其中每个

17、数码管的8个段：h、g、f、e、d、c、b、a（h是小数点） 都分别连在一起，8个数码管分别由8个选通信号k1、k2、k8来选择。被选通的数码管显示数据，其余关闭。如在某 一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管 呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的改变，就 能实现扫描显示的目的。例5是扫描显示的示例程序，其中clk是扫描时钟；SG为7段控制信号，由高位至低位分别

18、接g、f、e、d、c、b、 a等7个段；BT是位选控制信号，接图5中的8个选通信号：k1、k2、k8。程序中CNT8是一个3位计数器，作扫 描计数信号，由进程P2生成；进程P3是7段译码查表输出程序，与例4相同；进程P1是对8个数码管选通的扫描程 序，例如当CNT8等于"001"时，K2对应的数码管被选通，同时，A被赋值3,再由进程P3译码输出"1001111"显示 在数码管上即为“ 3”；当CNT8改变时，将能在8个数码管上显示数据：“ 13579BDF'。K1K2K3K4K5K6K7K0图5 8位数码扫描显示电路【例5】l_l BRARY I

19、EEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED ISPORT ( CLK : IN STD_LOGIC;SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-段控制信号输出BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-位控制信号输出END;ARCHITECTURE one OF SCAN_LED ISSIGNAL CNT8 : STD_lOgIC_VECTOR(2 DOWNTO 0);SIGNAL A : INTEGER RAN

20、GE 0 TO 15;BEGINP1： PROCESS( CNT8 )BEGINCASE CNT8 ISWHEN "000">BT <"00000001"A <1WHEN "001">BT <"00000010" ; A <3WHEN "010">BT <"00000100" ; A <5WHEN "011">BT <"00001000" ; A <7WHEN &q

21、uot;100"=>WHEN "101"=>BT <= "00010000" ; A <= 9 ;BT <= "00100000" ; A <= 11;WHEN "110"=>WHEN "111"=>BT <= "01000000" ; A <= 13;BT <= "10000000" ; A <= 15;WHEN OTHERS => NULL ; END CASE ;

22、END PROCESS P1;P2: PROCESS(CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;END IF;END PROCESS P2 ;P3: PROCESS( A )-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"WHEN 2 => SG <= "1011011"WHEN 4 => SG <= "1100110"WHEN 6 => SG &l

23、t;= "1111101"WHEN 8 => SG <= "1111111"WHEN 10 => SG <= "1110111"WHEN 12 => SG <= "0111001"WHEN 14 => SG <= "1111001" WHEN OTHERS => NULL ; END CASE ;END PROCESS P3;END;WHEN 1 => SG <= "0000110"WHEN 3 => S

24、G <= "1001111"WHEN 5 => SG <= "1101101"WHEN 7 => SG <= "0000111"WHEN 9 => SG <= "1101111"WHEN 11 => SG <= "1111100"WHEN 13 => SG <= "1011110"WHEN 15 => SG <= "1110001"针对以上例程完成以下步骤。说明例5中各语句的含义

25、，以及该例的整体功能。对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。 实验方式：若考虑小数点，SG的8个段分别与PIO43、PIO44、PIO49 (高位在左)、BT的8个位分别与PIO34、PIO35、PIO41 (高位在左)；电路模式不限，引脚图参考附图&将GW48EDA系统数码管左侧 的3根插针上的跳线移到下面，即CLOSE位置。这时实验系统的8个数码管构成图5的电路结构，时钟CLK 可选择clock。，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验 结果写进实验报告。修改例5的进程P1中的显示数据直接给出的方式，增加8个4位锁存

26、器，作为显示数据缓冲器，使得所有8 个显示数据都必须来自缓冲器。缓冲器中的数据可以通过不同方式锁入，如来自A/D采样的数据、来自分时锁 入的数据、来自串行方式输入的数据，或来自单片机等。(3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验程序和详细实验过程；给出程 序分析报告、RTL电路图、仿真波形图及其分析报告。4.数控分频器的设计(1) 实验目的：学习数控分频器的设计、分析和测试方法。(2) 实验内容实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控 分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出

27、位与预置数加载输入信号相接即可，详细 设计程序如例6所示。(注意：CLK频率太高，显示太密，看不出来，呈现黑色)针对以上例程完成以下步骤。根据图6的波形提示，分析例6中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用, 并画出该程序的RTL电路图。仿真：输入不同的CLK频率和预置值D，给出如图6的时序波形。在实验系统上硬件验证例6的功能。可选实验电路模式(附图2);键2/键1负责输入8位预置数D(PIO7-PIO0);CLK由clockO输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPEAKER)。 编译下载后进行硬件测试：改变键 2

28、/键 1 的输入值，可听到不同音调的声音。将例 6的代码修改，设计完成 8位数据控制的 PWM 信号发生器。将以上8位数据控制的PWM信号发生器扩展成16位数据控制的PWM信号发生器。(可选)(3) 思考题：怎样利用2个由例6给出的模块设计一个电路，使其输出方波的正负脉宽的宽度分别由两个 8位输入 数据控制？(4) 实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验程序和详细实验过程；给出程 序分析报告、RTL电路图、仿真波形图及其分析报告。【例 6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UN

29、SIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO O); FOUT: OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO O); BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "111

30、11111" THEN-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8-同时使溢出标志信号FULL输出为高电平- 否则继续作加1计数-且输出溢出标志信号FULL为低电平-如果溢出标志信号FULL为高电平，D触发器输出取反CNT8 := D;FULL <= '1'ELSECNT8 := CNT8 + 1;FULL <= 'O'END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AN

31、D FULL = '1' THEN CNT2 := NOT CNT2;IF CNT2 = '1' THENFOUT <= '1'ELSEFOUT <= 'O'END IF;END IF;END PROCESS P_DIV ;END;第2章 附图（GW48 EDA/SOPC统实验电路结构图）数码8 数码7 数码6 数码5 数码4 数码3 数码2 数码1PIO19-PIO16 RPIO23-PIO20 KPIO27-PIO24 APIO31-PIO28 sPIO35-PIO32PIO39-PIO36PIO43-PIO40P

32、IO47-PIO44/PIO6译码器译码器I译码器 译码器I扬声器CLOCK9CLOCK5CLOCK2D16D15CLOCK0SPEAKERD8 广:D7D6lD14D13D4 D3T TPIO3D12PIO2D111TT1TF11键8键7键6键5键4键3键2键1HEXHEX附图1实验电路结构图NO.0CLOCK0CLOCK2CLOCK5CLOCK9PIO7-PIO2PIO11-PIO8PIO15-PIO12实验电路结构图NO.0译码器PIO22-PIO16 接 g,f,e,d,c,b,a31FPGA/CPLD目标芯片PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO1

33、2PIO22-PIO16PIO30-PIO24 接 g, f, e, d, c, b, a七段PIO30-PIO24PIO38-PIO32 接 g, f, e, d, c, b, aPIO46-PIO40 接 g, f, e, d, c, b, a直接与7段显示器相接PIO38-PIO32PIO46-PIO40CLOCK0CLOCK2CLOCK5CLOCK9厂D10D9PIO49PIO48键7键3附图3实验电路结构图N0.2PIO22-PIO16 接 g,f,e,d,c,b,a| PIO30-PIO24 接 g, f, e, d, c, b, a 七段PIO38-PIO32 接 g, f, e

34、, d, c, b, aPIO46-PIO40 接g, f, e, d, c, b, a(直接与7段显示器相接D8 D7 J.D6 D5 D4 J D3 D2 J D1 丿业 / k / z /K 爪 zt,D8D7 r D6 D5QD4D3匸)D2 厂 D1PiO39PIO38 %O37 卜36 IO35QZPIO34rPIO33 PIO321D16D15键8HEX键1键7键6键5键4键3键2HEXHEXHEX附图2实验电路结构图N0.1实验电路结构图NO.2扬声器PIO22-PIO16 §APIO30-PIO24 PSPIO3 8-PIO32PIO46-PIO40FPGA/CPL

35、DPIO16PIO17PIO18PIO19PIO20PIO21PIO22目标芯片CLOCK0CLOCK2CLOCK5CLOCK9PIO23译码器译码器译码器译码器ID8 'D7tPIO15D6PIO14 PIO13D5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28FPGA/CPLD目标芯片PIO39-PIO32PIO49PIO48 PIO15-PIO12 PIO11-PIO8PIO7-PIO4PIO3-PIO0实验电路结1构图1译码器 |译码器 译码器 译码器|PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO

36、28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D4GD3D2PIO12PIO11PIO10PIO9D11PIO8FPGA/CPLD目标芯片PIO15-PIO8PIO7PIO6PIO5PIO4CLOCK0CLOCK2CLOCK5CLOCK9TnTlII II1 1III IIrrn1 ,111,1111111z|实验电路结构图NO.3键8键7键6键5键4键3键2键1D16D13PIO0PIO3PIO2PIO1D15D14D12D11D10 D9附图4实验电路结构图NO.3D扬声器译码器译码:SPEAKERD8D7D6D5DPIO13 | PIO12

37、PIO11 PIO10 D123 i .：PIOinnD11PIO13-PIO8串行输入脉冲£jD16'-D15D14D13 PIO9 PIO8弓 PIO7-PIO4-PIO3-PIO0D4D3D D x预置串行输入数PIO39-PIO36PIO43-PIO40PIO47-PIO44PIO10FPGA/CPLD目标芯片CLOCK0 -PIO8PIO11PIO9CLOCK2CLOCK5CLOCK9 -键8键7键6键5键4键3键2键1hex附图5实验电路结构图NO.6实验电路结构图NO.6I1i厂r单脉冲单脉冲HEXHEXHEXHEXHEXZE11键8键7键6键5键4键3键2键1

38、D14实验电路结构图D16 严Q15附图6实验电路结构图NO.8PIO15-12PIO7-4PIO3-0NO.8PIO48PIO10PIO47PIO14PIO39PIO38PIO37PIO36PIO35PIO34PIO33PIO32PIO24PIO25PIO26GND1A18/A19LVCC322A16A18/A15/WE313A14(A15)A17/VCC304A12WR/A14295A76264A13286A662256A8277A5628128A9268A42764A11259A327256OE2410A227512A102311A127010CS12212A027020D72113D0

39、27040D62014D127080D51915D2D41816GNDRAM/ROMD317VCCPIO9PIO49PIO46PIO45PIO11PIO12PIO13PIO62PIO15VCC1OK一1N 0A 0 2_ ”6 7628128(PIN30->VCC,PIN3->A14,PIN29->WEPIN31->A15 )29C040(PIN31->WE,PIN1->A18,PIN30->A17,PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17,PIN3->A15,PIN

40、29->A14)27020(PIN30->A17,PIN3->A15,27010(PIN30->VCC,PIN3->A15,PIN29->A14)P29->A14)注意，PIO62同时是键11的信号线VCCRAM/ROM 使能GND 1/拨码开关（拨码1 : “ROM使能ON'即将CS1接地）结较转CS1接地PIO31PIO30PIO29PIO28PIO27使使5O冃匕波使 滤D换比A82 s 'rJ-76PPP P+2 6-fee e拨码 拨码 拨码 拨码N -t-6日日日日日日日拨码6:拨码7:拨码&1 : ROM/RAM使

41、能，即它们的2:默认关闭 向上拨，由厂家通知升级4: 8数码管显示开关，默认打开5:应用LM311使能，见下图 ADC0809转换结束使能，见左图 ADC0809使能，默认关闭，见左图DAC0832输出滤波使能6J61VGA 2 -、 8视频接口 31卩51R76 200R,R77 200小GR78 200 B(PIO60)(PIO61 )(PIO63)HS (PIO64 )VS (PIO65 )译码器译码器译码器甲8PIO15D7D3秽 pIO10 pIO9” D1译码器译码器IO14p|O8D15D11D13 宀 D12D10 D9D161rJ-T1-TTTrTT键8键7键6键5键4键3键

42、2键1实验电路结构图N0.5VCCPIO76PIO77GND5 PS/2上接口VCCPIO46PIO45GNDJ7PS/2下接口PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44CLOCKOCLOCK2CLOCK5CLOCK9PIO15-PIO8（拨码8:滤波1PIO24PIO25-PIO26PIO27PIO3O-PIO31WR1DAC0832EU2 FBIOUT1IOUT27 DO /CS6 D1 WR25 D2 XFER4 D3 A GND6D4 D GND5 D5

43、14 D6 VREF13 D7 VCC2911扬声器Q1JEALUCP片芯标目 DLPerAGPF76543210+5+5VCC附图7实验电路结构图NO.511L167.2K75-T/ TL082/202即连接滤波电容）AOUT2051pFC271211817310+12PIO37 一（拨码5 :比较器ON即连接 PIO37 与COMP ）8个位PIO49PIO48PIO47PIO46PIO45PIO44PIO43PIO42aS1bS28数码管S3°£4S5fS6§-PS8PI041PIO40PIO39PIQ38PIO3?PIO36PIO35PIO34附图8 GW

44、48-PK2上扫描显示模式时的连接方式：8数码管扫描方式显示，输入信号高电平有效译码器译码器8EsaaasHi r-r TZ译码器译码器D8D7D6D5D4c D3芒D2D1卜个 '%¥|PIO47PIO463IO45£plO44PIO43PIO42PIO41|PIO40D15OD14门D16 fD15D14：、D13- 单脉冲|键7 | |键6 | |键5D12D11单脉冲D9单脉冲附图9实验电路结构图NO.7 1扬声器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36FPGA/CP

45、LD 目标芯片 PIO47-PIO40 PIO7 PIO6 PIO5 PIO4 PIO3 PIO2 PIO0CLOCK0CLOCK2CLOCK5CLOCK9实验电路结构图NO.7第3章GW48结构图信号与芯片引脚对照表结构图上 的信号名GWAK30/50EP1K30/50TQC'44 GWAC3EP1C3TC144GW48-SOPC/DSP EP1C12Q240CGW48-XS200GW48-XS400引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚号PIOO8p/O01I/O0233I/O0521PI019I/O12I/O1234I/O1622PI0210p/023I/O2235

46、I/O2724PI0312I/O34I/O3236I/O3826PI0413p/045I/O4237I/O41027PI0517I/O56I/O5238I/O51128 :PI0618I/O67I/O6239I/O61229PI0719I/O710I/O7240I/O71331PI0820I/O811I/O81I/O81433PI0921I/O932I/O92I/O91534PI01022I/O1033I/O103I/O101715PI01123p/01134I/O114I/O111816PI01226I/O1235I/O126I/O122035PI01327p/01336I/O137I/O1

47、32136PI01428I/O1437I/O148I/O142337PI01529p/01538I/O1512I/O152439PI01630I/O1639I/O1613I/O162540PI01731p/01740I/O1714I/O172642PI01832I/O1841I/O1815I/O182743PI01933p/01942I/O1916I/O192844PI02036I/O2047I/O2017I/O203045PI02137PI/O2148I/O2118I/O213146PI02238I/O2249I/O2219I/O223248PI02339I/O2350I/O2320I/O2

48、33350PI02441I/O2451I/O2421I/O243551PI02542I/O2552I/O2541I/O253652PI02665I/O2667I/O26128I/O2676113PI02767I/O2768I/O27132I/O2777114PI02868I/O2869I/O28133I/O2878115PI02969I/O2970I/O29134I/O2979116PI03070H/O3071I/O30135I/O3080117PI03172I/O3172I/O31136I/O3182119PI03273I/O3273I/O32137I/O3283120PI03378I/O3374I/O33138I/O3384122PI03479PI/O3475I/O34139I/O3485123PI03580I/O3576I/O35140I/O3586123PI03681I/O3677I/O36141I/O3687125PI03782I/O3778I/O37158I/O3789126PI03883p I/O3883I/O38159I/O3890128PI03986I/O3984I/O39160I/O3992130PI04087I/O4085I/O40161I/O4093131PI04