第1章F240 x概述pt课件

1、第第1章章 f240 x概述概述ti dsp芯片的命名方法芯片的命名方法tms320lf240 x合格器件：合格器件：tms系列号：系列号：320工艺：工艺：lf flash eprom（3.3v）；）； f flash eprom c coms 器件类型：器件类型： 240 x1.1 tms320系列系列dsp概况概况 tms320系列系列dsp的体系结构专为实时信号处的体系结构专为实时信号处理而设计，它将实时处理能力和控制器外设功理而设计，它将实时处理能力和控制器外设功能集于一身，是控制系统进行数字信号处理的能集于一身，是控制系统进行数字信号处理的理想控制器。理想控制器。 tms320系列

2、系列dsp的特性的特性 灵活的指令集；灵活的指令集； 灵活的内部操作；灵活的内部操作； 高速的运算能力；高速的运算能力； 改进的并行结构；改进的并行结构； 低成本。低成本。同一产品系列的同一产品系列的dsp器件器件tms320lf240 x系列系列dsp控制器的封装：控制器的封装：144-pin lqfp pge (lf2407a)100-pin lqfp pz (2406a, lc2404a)64-pin tqfp pag (lf2403a)64-pin qfp pg (2402a)。 具有相同的具有相同的cpu结构，结构， 不同的片内存储器和外设的配置。不同的片内存储器和外设的配置。tms

3、320lf240 x系列系列dsp控制器的控制器的环境温度为：环境温度为：a级：级： - 40c 85cs级级 ：- 40c 125c。宽温度范围，使控制器能在环境条件比较恶劣宽温度范围，使控制器能在环境条件比较恶劣的情况下正常运行。的情况下正常运行。1.2 tms320lf240 x芯片概述芯片概述 1. 采用高性能静态采用高性能静态cmos技术使供电电压技术使供电电压降为降为3.3v，减小了，减小了dsp控制器的功耗。控制器的功耗。2. .30mips的执行速度使指令周期缩短为的执行速度使指令周期缩短为33ns（30mhz），从而提高了控制器的实），从而提高了控制器的实时处理能力。时处理能

4、力。3. .控制器的电源管理包括控制器的电源管理包括3种低功耗模式种低功耗模式能独立将外设器件转为低功耗模式的功能能独立将外设器件转为低功耗模式的功能4. . dsp控制器可实现控制器可实现5个外部中断个外部中断（功率驱动保护、复位和（功率驱动保护、复位和2个可屏蔽中断）。个可屏蔽中断）。5. . 集成了基于系统扫描的集成了基于系统扫描的jtag（joint test action group）标准测试接口（）标准测试接口（ieee 1149标标准接口）：便于对准接口）：便于对dsp作片上的在线仿真和多作片上的在线仿真和多dsp条件下的调试。条件下的调试。 6. tms320lf2407a是基

5、于是基于c2xx的的cpu内核，内核，保证保证tms320lf240 x系列系列dsp代码、指令集代码、指令集与与tms320系列系列dsp兼容。兼容。 7.片内有片内有2.5k的字的数据的字的数据/程序程序ram，其中，其中544字的双口字的双口ram（daram）和）和2k字的单字的单口口ram（saram），以及高达），以及高达32k字的字的flash eeprom程序存储器（分为程序存储器（分为4个扇个扇区具有可编程代码保密特性）。还可扩展外区具有可编程代码保密特性）。还可扩展外部存储器（部存储器（lf2407）192k字（字（64k字程序存字程序存储器、储器、64k字数据存储器、字数

6、据存储器、64k字字i/o寻址空寻址空间）。间）。 tms320lf240 x内集成的外围设备内集成的外围设备1. 两个事件管理模块两个事件管理模块eva、evb；每个事件管理模块包括：每个事件管理模块包括：1）两个）两个16位通用定时器（位通用定时器（gp）2）8个个16位宽的脉宽调制位宽的脉宽调制pwm通道通道3）3个捕获单元和正交编码脉冲电路个捕获单元和正交编码脉冲电路(qep)。 应用事件管理器的定时器和应用事件管理器的定时器和pwm能够实现能够实现三相逆变器控制三相逆变器控制产生产生pwm对称和非对称波形对称和非对称波形事件管理器适用于控制交流感应电机、无刷直事件管理器适用于控制交流

7、感应电机、无刷直流电机、开关磁阻电机、步进电机、多级电机流电机、开关磁阻电机、步进电机、多级电机和逆变器。和逆变器。当外部引脚出现低电平时可快速关闭当外部引脚出现低电平时可快速关闭pwm通道、通道、具有可编程的具有可编程的pwm死区控制以防止上下桥臂同死区控制以防止上下桥臂同时输出触发脉冲。时输出触发脉冲。2. 16通道的通道的a/d转换器；转换器；3. 控制器局域网络（控制器局域网络（can）模块；）模块；4. 串行通讯接口模块（串行通讯接口模块（sci）；）；5. 16位串行外设通讯模块（位串行外设通讯模块（spi）；）；6. 基于锁相环的时钟发生器；基于锁相环的时钟发生器；7. 40个单

8、独编程或复用的通用个单独编程或复用的通用i/o引脚；引脚；8. 外部存储器接口和看门狗定时器模块。外部存储器接口和看门狗定时器模块。dsp将存储器和外设集成到控制器内部，可减少将存储器和外设集成到控制器内部，可减少系统成本，节约电路板的空间。系统成本，节约电路板的空间。 1.3 f240 x dsp控制器的功能结构图控制器的功能结构图cpu内核采用先进的哈佛结构（内核采用先进的哈佛结构（havard structure）使其具有最大的处理能力。）使其具有最大的处理能力。在这种结构中使用程序总线，数据总线两条在这种结构中使用程序总线，数据总线两条独立的存储器总线：独立的存储器总线： 多总线结构允

9、许多总线结构允许cpu同时读取数据和指令同时读取数据和指令dsp的指令支持数据在程序存储器和数据存储的指令支持数据在程序存储器和数据存储器之间传送。器之间传送。与哈佛结构相配合的与哈佛结构相配合的4级流水线指令操作系统，级流水线指令操作系统，可以在单个指令周期中执行多条指令，增加可以在单个指令周期中执行多条指令，增加了了dsp的处理能力。的处理能力。功功能能结结构构框框图图1功功能能结结构构框框图图2功功能能结结构构图图tms320lf2407的的pge封装封装1.4 f2407系列系列dsp引脚功能介绍引脚功能介绍事件管理器事件管理器a（eva）引脚名称引脚名称引脚引脚功能描述功能描述cap

10、1/qep1/i/opa383捕捉输入捕捉输入#1/正交编码脉冲输入正交编码脉冲输入#1（eva）或通用）或通用i/o（）cap2/qep2/i/opa479捕捉输入捕捉输入#2/正交编码脉冲输入正交编码脉冲输入#2（eva）或通用）或通用i/o（）cap3/i/opa575捕捉输入捕捉输入#3（eva）或通用）或通用i/o（）注：注：1 粗、斜体引脚名称表明复位后的引脚功能。粗、斜体引脚名称表明复位后的引脚功能。2 =为内部上拉，为内部上拉，=为内部下拉。为内部下拉。（典型的上拉（典型的上拉/下拉有效值为下拉有效值为16ua。）。）事件管理器事件管理器a（eva）引脚名称引脚名称引脚引脚功能

11、描述功能描述pwm1/i/opa656比较比较/pwm输出引脚输出引脚#1（eva）或通用）或通用i/o（）pwm2/i/opa754比较比较/pwm输出引脚输出引脚#2（eva）或通用）或通用i/o（）pwm3/i/opb052比较比较/pwm输出引脚输出引脚#3（eva）或通用）或通用i/o（）pwm4/i/opb147比较比较/pwm输出引脚输出引脚#4（eva）或通用）或通用i/o（）pwm5/i/opb244比较比较/pwm输出引脚输出引脚#5（eva）或通用）或通用i/o（）pwm6/i/opb340比较比较/pwm输出引脚输出引脚#6（eva）或通用）或通用i/o（）事件管理器事

12、件管理器a（eva）引脚名称引脚名称引脚引脚功能描述功能描述tdira/i/opb614通 用 定 时 器 计 数 方 向 选 择通 用 定 时 器 计 数 方 向 选 择（eva）或通用）或通用i/o。如果。如果tdira=1，选择加计数，否，选择加计数，否则选择减计数（则选择减计数（）tclkina/i/opb737通用定时器（通用定时器（eva）的外部时）的外部时钟输入或通用钟输入或通用i/o。注意该。注意该定时器也可用内部时钟（定时器也可用内部时钟（）事件管理器事件管理器b（evb）引脚名称引脚名称引脚引脚功能描述功能描述pwm7/i/ope165比较比较/pwm输出引脚输出引脚#7（

13、evb）或通用）或通用i/o（）pwm8/i/ope262比较比较/pwm输出引脚输出引脚#8（evb）或通用）或通用i/o（）pwm9/i/ope359比较比较/pwm输出引脚输出引脚#9（evb）或通用）或通用i/o（）pwm10/i/ope455比较比较/pwm输出引脚输出引脚#10（evb）或通用）或通用i/o（）pwm11/i/ope546比较比较/pwm输出引脚输出引脚#11（evb）或通用）或通用i/o（）pwm12/i/ope638比较比较/pwm输出引脚输出引脚#12（evb）或通用）或通用i/o（）事件管理器事件管理器b（evb）名称名称引脚引脚功能描述功能描述cap4/q

14、ep3/i/ope788捕捉输入捕捉输入#4/正交编码脉冲输入正交编码脉冲输入#3（evb）或通用）或通用i/o（）cap5/qep4/i/opf081捕捉输入捕捉输入#5/正交编码脉冲输入正交编码脉冲输入#4（evb）或通用）或通用i/o（）cap6/i/opf169捕捉输入捕捉输入#6（evb）或通用）或通用i/o（）t3pwm/t3cmp/i/opf28tmr3比较输出（比较输出（evb）或通用）或通用i/o（）t4pwm/t4cmp/i/opf36tmr4比较输出（比较输出（evb）或通用）或通用i/o（）tdirb/i/opf42通用定时器计数方向选择（通用定时器计数方向选择（evb

15、）或通用或通用i/o。如果。如果tdirb=1，选，选择加计数，否则选择减计数（择加计数，否则选择减计数（）tclkinb/i/opf5126通用定时器（通用定时器（evb）的外部时钟输）的外部时钟输入或通用入或通用i/o。注意该定时器也。注意该定时器也可用内部时钟（可用内部时钟（）模数转换器模数转换器adc名称名称引脚引脚功能描述功能描述adcin00112adc的模拟输入的模拟输入#0adcin01110adc的模拟输入的模拟输入#1adcin02107adc的模拟输入的模拟输入#2adcin03105adc的模拟输入的模拟输入#3adcin04103adc的模拟输入的模拟输入#4adci

16、n05102adc的模拟输入的模拟输入#5adcin06100adc的模拟输入的模拟输入#6adcin0799adc的模拟输入的模拟输入#7adcin08113adc的模拟输入的模拟输入#8adcin09111adc的模拟输入的模拟输入#9adcin10109adc的模拟输入的模拟输入#10adcin11108adc的模拟输入的模拟输入#11adcin12106adc的模拟输入的模拟输入#12adcin13104adc的模拟输入的模拟输入#13adcin14101adc的模拟输入的模拟输入#14adcin1598adc的模拟输入的模拟输入#15模数转换器模数转换器adc名称名称引脚引脚功能描述

17、功能描述vrefhi115adc模拟输入高电平参考电压输入模拟输入高电平参考电压输入端端vreflo114adc模拟输入低电平参考电压输入模拟输入低电平参考电压输入端端vcca116adc模拟供电电压（模拟供电电压（3.3v）&vssa117adc模拟地模拟地注注：vcca与数字供电电压分开供电（与数字供电电压分开供电（vssa与数字地分开），与数字地分开），以提高以提高adc抗干扰能力和精确度。抗干扰能力和精确度。can sci spi名称名称引脚引脚功能描述功能描述canrx /i/opc7canrx70can接收数据引脚或通用接收数据引脚或通用i/o （）i/opc770cant

18、x/ i/opc6cantx72can发送数据引脚或通用发送数据引脚或通用i/o （）i/opc672scitxd/i/opa025sci异步串行通信接口发送数据引异步串行通信接口发送数据引脚或通用脚或通用i/o （）scirxd/i/opa126sci异步串行通信接口接收数据引异步串行通信接口接收数据引脚或通用脚或通用i/o （）spiclk/ i/opc4spiclk35spi时钟引脚或通用时钟引脚或通用i/o （）i/opc435spisimo/i/opc2spisimo30spi从动输入、主控输出引脚或通从动输入、主控输出引脚或通用用i/o （）i/opc230spisomi/i/op

19、c3spisomi32spi从动输出、主控输入引脚或通从动输出、主控输入引脚或通用用i/o （）i/opc332 / i/opc5spiste33spi从动发送使能（可选）引脚从动发送使能（可选）引脚 或或通用通用i/o （）i/opc533spiste外部中断，时钟外部中断，时钟名称名称引脚引脚功能描述功能描述133控制器复位引脚。使控制器复位引脚。使f240x控制器终止执行并使控制器终止执行并使pc=0。当拉为。当拉为高电平时，从程序存储器的高电平时，从程序存储器的0位置开始执行。影响相关的寄存器位置开始执行。影响相关的寄存器和状态位。当和状态位。当wdt定时时间溢出时，在引脚产生一个系统

20、复位定时时间溢出时，在引脚产生一个系统复位脉冲。（脉冲。（）7功率驱动保护中断输入引脚。当电机驱动功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将比如出现过电压、过电流等，该中断有效，将pwm输出引脚输出引脚（eva）置为高阻态。是一个下降沿有效的中断。（）置为高阻态。是一个下降沿有效的中断。（）xint1/i/opa223外部用户中断外部用户中断1或通用或通用i/o。xint1、2都是边沿信号有效，边沿都是边沿信号有效，边沿极性可编程。（极性可编程。（）xint2/adcsoc/i/opd021外部用户中断外部用户中断2可

21、作可作ad转换开始输入引脚或通用转换开始输入引脚或通用i/o。xint1、2都是边沿有效，边沿极性可编程。（都是边沿有效，边沿极性可编程。（）clkout/i/ope0 73 时钟输出或通用时钟输出或通用i/o。输出时钟为。输出时钟为cpu时钟或监视定时器时钟，时钟或监视定时器时钟，这由系统控制状态寄存器中的这由系统控制状态寄存器中的clksrc（bit14）决定。当不用）决定。当不用于时钟输出时，就可用作通用于时钟输出时，就可用作通用i/o。（。（）通过检查该引脚，可以判断通过检查该引脚，可以判断dsp 是否开始正常工作是否开始正常工作137 功率驱动保护中断输入引脚。当电机驱动功率驱动保护

22、中断输入引脚。当电机驱动/电源逆变器不正常时，电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将比如出现过电压、过电流等，该中断有效，将pwm输出引脚输出引脚（evb）置为高阻态。是一个下降沿有效的中断。（）置为高阻态。是一个下降沿有效的中断。（） pdpintarspdpintb振荡器、振荡器、pll、flash、引导程序及其他、引导程序及其他名称名称引脚引脚功能描述功能描述xtal1/clkin123pll振荡器输入引脚。晶振或时钟源输入到振荡器输入引脚。晶振或时钟源输入到pll，该引脚接到参考晶振的一端。该引脚接到参考晶振的一端。如果采用有源晶振，如果采用有源晶振，只接一个脚就

23、够了。只接一个脚就够了。xtal2124晶振、晶振、pll振荡器输出引脚。该引脚接到参考晶振荡器输出引脚。该引脚接到参考晶振的一端，当振的一端，当emu1/off引脚为低电平时，该引引脚为低电平时，该引脚呈高阻态。脚呈高阻态。pllvcca12pll电压（电压（3.3v） /xf121引导引导rom使能，通用使能，通用i/o，xf引脚。该引脚在复引脚。该引脚在复位期间被输入采样以更新位期间被输入采样以更新scsr1.3 （位），然后（位），然后驱动驱动xf作为输出信号。复位之后，作为输出信号。复位之后，xf被置为高电被置为高电平。只能接无源回路驱动。（平。只能接无源回路驱动。（）i/opf61

24、31通用通用i/o引脚。（引脚。（）pllf11锁相环外接滤波器输入锁相环外接滤波器输入1 该模块使用外部滤波器该模块使用外部滤波器回路来抑制信号抖动和电磁干扰，电容必须用回路来抑制信号抖动和电磁干扰，电容必须用无极性电容无极性电容pllf210锁相环外接滤波器输入锁相环外接滤波器输入2enboot振荡器、振荡器、pll、flash、引导程序及其他、引导程序及其他名称名称引脚引脚功能描述功能描述vccp（5v）58flash编程电压输入引脚。在硬件仿真时该引脚编程电压输入引脚。在硬件仿真时该引脚电平必须为电平必须为5v，在程序下载时该引脚电平可为，在程序下载时该引脚电平可为5v或或0v，在程序

25、下载进，在程序下载进dsp之后运行时该引脚必须之后运行时该引脚必须接地。在该引脚上不要使用任何限流电阻。接地。在该引脚上不要使用任何限流电阻。说反说反了错误的了错误的tp1（flash）60flash阵列测试引脚，悬空。阵列测试引脚，悬空。tp2（flash）63flash阵列测试引脚，悬空。阵列测试引脚，悬空。 /i/opc1119分支控制输入引脚。由分支控制输入引脚。由bcnd pma，指令查询该，指令查询该引脚电平为低，则执行分支程序。如果不用该引引脚电平为低，则执行分支程序。如果不用该引脚，则必须将其拉为高电平。所有控制器复位时脚，则必须将其拉为高电平。所有控制器复位时将该位配置为分支

26、控制输入，当不用此功能时，将该位配置为分支控制输入，当不用此功能时，该引脚就可作通用该引脚就可作通用i/o。（。（）bio仿真和测试仿真和测试名称名称引脚引脚功能描述功能描述emu090带内部上拉仿真器带内部上拉仿真器i/o引脚引脚#0。当。当trst引引脚拉高时，该引脚用作来自或到仿真器系脚拉高时，该引脚用作来自或到仿真器系统的中断，通过统的中断，通过jtag扫描可定义为扫描可定义为i/o引引脚。（脚。（）emu1/91仿真器引脚仿真器引脚#1。该引脚可禁止所有输出。该引脚可禁止所有输出。当当trst引脚拉高时，该引脚用作来自或引脚拉高时，该引脚用作来自或到仿真器系统的中断，通过到仿真器系统

27、的中断，通过jtag扫描可扫描可定义为定义为i/o引脚；当引脚；当trst拉低时，该引脚拉低时，该引脚设定为引脚。当低电平有效时，所有输出设定为引脚。当低电平有效时，所有输出引脚驱动为高阻态。注意，只用于测试和引脚驱动为高阻态。注意，只用于测试和仿真（而不用于多处理器应用），因此，仿真（而不用于多处理器应用），因此，对于状态，有以下情况：对于状态，有以下情况：=0，emu0=0，emu1/=0。（。（）tck135带内部上拉带内部上拉jtag测试时钟。（测试时钟。（）tdi139带内部上拉带内部上拉jtag测试数据输入。在测试数据输入。在tck的上升沿从的上升沿从tdi输入的数据被锁存到选定输

28、入的数据被锁存到选定的寄存器（指令或数据）。（的寄存器（指令或数据）。（）off仿真和测试仿真和测试名称名称引脚引脚功能描述功能描述tdo142jtag扫描输出，测试数据输出。在扫描输出，测试数据输出。在tck的下降沿，选定寄存器中的内容的下降沿，选定寄存器中的内容（指令或数据）被移出到（指令或数据）被移出到tdo引脚。引脚。 （）tms144带内部上拉的带内部上拉的jtag测试方式选择。该测试方式选择。该串行控制输入在串行控制输入在tck的上升沿锁存到的上升沿锁存到tap控制器中。控制器中。tms236带内部上拉的带内部上拉的jtag测试方式选择测试方式选择2。该。该串行控制输入在串行控制输

29、入在tck的上升沿锁存到的上升沿锁存到tap控制器中。仅用于测试和仿真。在控制器中。仅用于测试和仿真。在用户应用中，该引脚可不接。（用户应用中，该引脚可不接。（）1带内部下拉的带内部下拉的jtag测试复位。当拉高测试复位。当拉高时，扫描系统控制控制器的运行。若该时，扫描系统控制控制器的运行。若该信号引脚未接或为低电平，控制器运行信号引脚未接或为低电平，控制器运行在功能方式，并且测试复位信号无效。在功能方式，并且测试复位信号无效。（）trst地址，数据和存储器控制信号地址，数据和存储器控制信号名称名称引脚引脚功能描述功能描述87数据空间选通引脚。、和总保持为高电平，除非数据空间选通引脚。、和总保

30、持为高电平，除非要用低电平请求访问相关的外部存储器或要用低电平请求访问相关的外部存储器或i/o空空间。在复位、掉电和间。在复位、掉电和emu1低电平有效期间，这低电平有效期间，这些引脚为高阻态。些引脚为高阻态。82i/o空间选通引脚。、和总保持为高电平，除非空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或要用低电平请求访问相关的外部存储器或i/o空空间。在复位、掉电和间。在复位、掉电和emu1低电平有效期间，这低电平有效期间，这些引脚为高阻态。些引脚为高阻态。84程序空间选通引脚。、和总保持为高电平，除非程序空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关

31、的外部存储器或要用低电平请求访问相关的外部存储器或i/o空空间。在复位、掉电和间。在复位、掉电和emu1低电平有效期间，这低电平有效期间，这些引脚为高阻态。些引脚为高阻态。r/92读读/写选定信号。它指明了与外部装置通信期间信写选定信号。它指明了与外部装置通信期间信号的传送方向，通常情况下为读方式（高电平），号的传送方向，通常情况下为读方式（高电平），除非低电平请求执行写操作；当除非低电平请求执行写操作；当emu1/低电平有低电平有效和掉电期间该引脚被置为高阻态。效和掉电期间该引脚被置为高阻态。dsispsw地址，数据和存储器控制信号地址，数据和存储器控制信号名称名称引脚引脚功能描述功能描述w

32、/ /i/opc0w/19写写/读选定或通用读选定或通用i/o引脚。是一个对引脚。是一个对“0等待状态等待状态”存储器存储器接口很有用的反向传输读接口很有用的反向传输读/写信号。通常情况下为低电平，写信号。通常情况下为低电平，除非在执行存储器写操作。（除非在执行存储器写操作。（）i/opc01993读使能引脚。读使能表示一个有效的外部读周期，它对所读使能引脚。读使能表示一个有效的外部读周期，它对所有外部程序、数据和有外部程序、数据和i/o读有效。当读有效。当emu1/低电平有效时，低电平有效时，该引脚被置为高阻态。该引脚被置为高阻态。89写使能引脚。该信号下降沿表示该控制器驱动外部数据线写使能

33、引脚。该信号下降沿表示该控制器驱动外部数据线（d15-d0） ，它对所有外部程序、数据和，它对所有外部程序、数据和i/o写有效。当写有效。当emu1/低电平有效时，该引脚被置为高阻态。低电平有效时，该引脚被置为高阻态。96外部存储器访问选通。该引脚总为高电平，除非插入一个外部存储器访问选通。该引脚总为高电平，除非插入一个低电平来表示一个外部总线周期；在访问片外空间时该信低电平来表示一个外部总线周期；在访问片外空间时该信号有效。当号有效。当emu1/低电平有效时和掉电期间，该引脚被置低电平有效时和掉电期间，该引脚被置为为高阻态。为为高阻态。ready120访问外部设备时访问外部设备时ready被

34、拉低来增加等待状态。它表示一被拉低来增加等待状态。它表示一个外部器件为将要完成的总线处理做好准备，若该外设未个外部器件为将要完成的总线处理做好准备，若该外设未准备好，则将准备好，则将ready拉为低电平。（此时，处理器将等待拉为低电平。（此时，处理器将等待一个周期，并且再次检测一个周期，并且再次检测ready）。注意，若要处理器执）。注意，若要处理器执行行ready检测，程序至少要设定一个软件等待状态，为了检测，程序至少要设定一个软件等待状态，为了满足外部满足外部ready时序要求，等待状态发生控制寄存器时序要求，等待状态发生控制寄存器（wsgr） 至少要设定一个等待状态。（至少要设定一个等待

35、状态。（）rdrwestrbr地址，数据和存储器控制信号地址，数据和存储器控制信号名称名称引脚引脚功能描述功能描述mp/118 非常重要的管脚非常重要的管脚微处理器微处理器/微控制器方式选择引脚。复位期间该微控制器方式选择引脚。复位期间该引脚若为低电平，则工作在微控制器方式下，引脚若为低电平，则工作在微控制器方式下，并从内部程序存储器（并从内部程序存储器（flash eeprom）的）的0000h开始程序执行，若在复位期间为高电平，开始程序执行，若在复位期间为高电平，则工作在微处理器方式下，并从外部程序存储则工作在微处理器方式下，并从外部程序存储器的器的0000h开始程序执行。同时，将开始程序

36、执行。同时，将mp/ 位位（scsr2寄存器的第寄存器的第2位）置位（位）置位（）ena_144122高电平有效时使能外部接口信号。若为低电平，高电平有效时使能外部接口信号。若为低电平，则则2407与与2406、2402控制器一样，控制器一样， 也就是说没也就是说没有外部存储器，如果有外部存储器，如果ds为低为低,则产生一个无效则产生一个无效地址。该引脚内部下拉。（地址。该引脚内部下拉。（）97透视度（透视度（vis）输出使能（当数据总线输出时）输出使能（当数据总线输出时有效）。在透视度方式下，在外部数据总线驱有效）。在透视度方式下，在外部数据总线驱动为输出的任何时候该引脚有效（为低电平）。动

37、为输出的任何时候该引脚有效（为低电平）。当运行在透视度方式下，该引脚可用作外部编当运行在透视度方式下，该引脚可用作外部编码逻辑以防止数据总线冲突。码逻辑以防止数据总线冲突。mcvis_oe地址，数据和存储器控制信号地址，数据和存储器控制信号名称名称引脚引脚功能描述功能描述a08016位地址总线的位地址总线的bit0a17816位地址总线的位地址总线的bit1a27416位地址总线的位地址总线的bit2a37116位地址总线的位地址总线的bit3a46816位地址总线的位地址总线的bit4a56416位地址总线的位地址总线的bit5a66116位地址总线的位地址总线的bit6a75716位地址总

38、线的位地址总线的bit7a85316位地址总线的位地址总线的bit8a95116位地址总线的位地址总线的bit9a104816位地址总线的位地址总线的bit10a114516位地址总线的位地址总线的bit11a124316位地址总线的位地址总线的bit12a133916位地址总线的位地址总线的bit13a143416位地址总线的位地址总线的bit14a153116位地址总线的位地址总线的bit15地址，数据和存储器控制信号地址，数据和存储器控制信号名称名称引脚引脚功能描述功能描述d012716位数据总线的位数据总线的bit0 （）d113016位数据总线的位数据总线的bit1（）d213216

39、位数据总线的位数据总线的bit2 （）d313416位数据总线的位数据总线的bit3（）d413416位数据总线的位数据总线的bit4 （）d513816位数据总线的位数据总线的bit5 （）d614316位数据总线的位数据总线的bit6 （）d7516位数据总线的位数据总线的bit7 （）d8916位数据总线的位数据总线的bit8 （）d91316位数据总线的位数据总线的bit9 （）d101516位数据总线的位数据总线的bit10 （）d111716位数据总线的位数据总线的bit11 （）d122016位数据总线的位数据总线的bit12 （）d132216位数据总线的位数据总线的bit13 （）d142416位数据总线的位数据总线的bit14 （）d152716位数据总线的位数据总线的bit15 （）供电电源供电电源名称名称引脚引脚功能描述功能描述vdd29,50,86,129内核电源电压内核电源电压+3.3v。数字逻辑电。数字逻辑电源电压。源电压。vddo4,42,67,77,95,141i/o缓冲器电源电压缓冲器电源电压+3.3v。数字逻辑和缓冲