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文档简介
1、EDA 实验报告实验一 七段数码显示译码器 2实验目的1. 学会的破解 quartusII 方法并破解机房电脑。2. 掌握七段数码显示译码器的工作原理并能够用 virlog 语言编程。3. 初步了解 quartusII 建立程序编译、仿真及下载的操作流程并学会七段数码显示译码器的 Verilog 硬件设计。实验步骤1. 新建 Verilog 工程,编写代码并保存至与模块名对应的文件夹。注意:项目应存为系统 盘以外的盘内,路径中不含中文字符。2. 编译程序,编译无误后,在【tools 【netlist viewers】里面选择 RTL视,观察电路结 构。3. 新建波形文件进行仿真。 保存时要和源
2、程序存放在同一目录下。 设置好输入波形参数后, 开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。4. 将实验箱和 PC 合理连接起来。 打开 EDA6000 软件,设置好芯片类型为 ACEX1K(EP1K10 TC144-3),载入模式4.5. 根据EDA 6 0 0 0界面内管脚对应芯片的实际管脚在QUARTUSII里面设定管脚号并检查无误。6. 将程序下载至FPGA内,并在EDA6 0 0 0软件界面内进行验证测试。程序代码module digital7 (A,Y);4H0: Y=7B0111111;input 3:0A;4H1: Y=7B0000110;output 6:0Y;4H
3、2: Y=7B1011011;reg 6:0Y;4H3: Y=7B1001111;always (A)4H4:Y=7B1100110;begin4H5:Y=7B1101101;case (A)4H6:Y=7B1111101;/gfedcba/4H7:Y=7B0000111;4H8: Y=7B1111111;4H9: Y=7B1101111;4HA: Y=7B1101111;4HB: Y=7B1111100;4HC: Y=7B0111001;4HD: Y=7B1011110;4HE: Y=7B1111001;4HF: Y=7B1110001; default: Y=7Bxxxxxxx endca
4、se end en dmodule编译结果 匚RepdiI - rbw SurvnayFlaw Wmury F1m | * Bwgi bife |SJ1 jjTfiaiiii fljqxrt 爭曲 Lstrttm HwSumay 些闻伽Seffinp SSI Flm W 占i 也 Settr 驷 FlwELpwd 怯 毋因Flwbog*闿lVi#|f95 hSfirthBB+暑Fttsr卜寻J址卜寻liw ArdyMfnw |fdiTufcHff* 口 St环 Frjeri.Flcr SthtnSiozinfil - TJ lu-:】LE!tt:(n SQIJQiatLe. I Ttril-i
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