多功能数字钟

1、报告评分批改老师可编程逻辑器件应用基础课程设计报告多功能数字钟学生姓名学号专业电气工程与自动化班级同组学生提交日期指导教师目录设计任务与要求 (3设计原理与方案 (3完整的电路原理图与源程序 (4实验步骤 (11仿真波形 (8设计和调试过程中出现的问题及解决方法 (15学习本课程的心得体会 (15参考文献 (16一、设计任务与要求1.有“时”、“分”、“秒”设计并制作一个数字钟,技术指标如下:2.计时以24小时为周期3.具有校时电路,能对当前时间进行校对,( 校对小时和分钟 4.整点报时5.闹钟功能(整点起闹要求:设计时,前两项是必选要求,后面三项要求选取一个进行设计。二、设计原理与方案我们组

2、在这次课设中选择的是第三个要求,即要设计计时电路。 1.计时部分框图2.校时电路当数字钟接通电源或者计时出现误差时,均需要校正时间,校时是数字钟应具备的基本功能方案:快脉冲。将所需要校对的时或分计数电路的脉冲输入端切换到秒信号,使之用快脉冲计数,当到达标准时间后再切换回正确的输入信号,达到校准目的;秒信号M=60秒计数器M=60分计数器M=24时计数器三、完整的电路原理图、源程序 源程序:快速信号正常上级走时信号下级走时电路S1.计时模块-模24计数器(shi24library ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsig

3、ned.all;entity shi24 isport(clk:in std_logic ;shi_1,shi_2:out std_logic_vector(3 downto 0; end shi24 ;architecture shi_arc of shi24 isbeginprocess(clkvariable y0,y1:std_logic_vector(3 downto 0; beginif (clk'event and clk='1' then if( y0="1001" theny1:=y1+1;y0:="0000"e

4、lsif (y0<"0011"or y1<"0010" then y0:=y0+1;else y0:="0000"y1:="0000" end if;end if;shi_1<=y0; shi_2<=y1;end process ;end shi_arc ;2.计分、秒模块-模60计数器(cnt60library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport(clk,r

5、st:in std_logic;co:out std_logic;qh,ql:buffer std_logic_vector(3 downto 0; end cnt60;architecture behave of cnt60 isbeginprocess(rst,clkbeginif(rst='0'then ql<="0000"qh<="0000" elsif(clk'event and clk='1'thenif(ql=9 then ql<="0000"if (qh=5 t

6、henqh<="0000"co<='1'elseqh<=qh+1;end if;else ql<=ql+1;co<='0'end if;end if;end process;end behave;3.校时模块(jslibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js isport(clk1,clk2,rst:in std_logic;co:out std_logic;end js;architectur

7、e behave of js isbeginprocess(rst,clk1,clk2beginif(rst='1' then co<=clk1;else co<=clk2;end if;end process;end behave;4.scan1扫描译码电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan1 isport(clk:in std_logic;a1,a2,a3,a4,a5,a6:in std_logic_vector(3 downto

8、 0; sg:out std_logic_vector(7 downto 0;bt:out std_logic_vector(7 downto 0; end;architecture one of scan1 issignal cnt8:std_logic_vector(2 downto 0; signal a:std_logic_vector(3 downto 0; beginp1:process(cnt8begincase cnt8 iswhen "000"=>bt<="00000001"a<=a1;when "001&q

9、uot;=>bt<="00000010"a<=a2;when "010"=>bt<="00000100"a<=a3;when "011"=>bt<="00001000"a<=a4;when "100"=>bt<="00010000"a<=a5;when "101"=>bt<="00100000"a<=a6;when others

10、=>null;end case;end process p1;p2:process(clkbeginif clk'event and clk='1'then cnt8<=cnt8+1;end if;end process p2;p3:process(abegincase a iswhen "0000"=>sg<="00111111" when "0001"=>sg<="00000110" when "0010"=>sg<=&

11、quot;01011011" when "0011"=>sg<="01001111" when "0100"=>sg<="01100110" when "0101"=>sg<="01101101" when "0110"=>sg<="01111101" when "0111"=>sg<="00000111" when "

12、;1000"=>sg<="01111111" when "1001"=>sg<="01101111"when others=>null;end case;end process p3;end;四、实验步骤1、新建文件FilenewText Editor FileOK2、输入源程序3、保存:存在英文名的文件夹下,不要保存在根目录下FileSave as与实体名相同.vhd4、设置工程文件为当前文件FileProjectSet project to current file5、编译MUXPLUSII

13、CompilerStart6、模拟仿真(1MUXPLUSIIWave from Editor(2NodeEnter Nodes from SNF选择list可列出所有的input和output端口,再按>=,OK (3编辑输入波形(4保存.scf文件,文件名默认(5MUXPLUSIISimulator 观察输出波形按照以上步骤分别生成cnt60、cnt24、js模块7、原理图输入(1FilenewGraphic Editor FileOK(2双击空白处调出各模块及OUTPUT INPUT 分别连接电路(3FileSave as.gdf(4设置工程文件为当前文件FileProjectSet

14、 project to current file(5编译MUXPLUSIICompilerStart(6下载分配器件AssignDeviceACEX1K EP1K30QC208-1分配引脚AssignPin/Location/chipa0 73 a1 74 a2 75 a3 83 a4 85 a5 86 a6 87b0 95 b1 94 b2 93 b3 92 b4 90 b5 89c 183d 7e 8重新编译MUXPLUSIICompilerStart下载MUXPLUSIIProgrammerOptionsHardwave SetupByteblaster(mvConfigure五、仿真波

15、形cnt 60 Shi24 Scan1扫描译码电路 校时模块仿真波形1、走时波形 2、校时走时波形 总模块仿真波形图 六、设计和调试过程中出现的问题及解决方法在设计以及调试的过程中,我们出现了两个错误。首先,在设计过程中忽略了74LS163的分频作用,后来重新添加了三个74163模块,才算是设计完成;其次,在最后编译后下载分配引脚的时候,没有合理分配好引脚,结果出现数码管显示反过来了,后来经过修改引脚将b0b5引脚号反过来分配,即b0: 95 ;b1:94 ;b2:93 ;b3:92; b4:90; b5:89,改变后数码管显示才是从左到右分别为时,分,秒。七、学习本课程的心得体会通过这次VHDL课程设计,我学到了很多,对于原本没有学习的可编程逻辑器件应用基础相关知识,在这三周的具体实践中有了很深刻的认识。在对于MAX+plus的操作上也有很大的提