若干典型的时序逻辑集成电路

1、6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器寄存器和移位寄存器6.5.2 计数器计数器6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路1 1、 寄存器寄存器6.5.1 寄存器和移位寄存器寄存器和移位寄存器寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。件。它的主要组成部分是触发器。 一个触发器能存储一个触发器能存储1位二进制代码，存储位二进制代码，存储 n 位二进位二进制代码的寄存器需要用制代码的寄存器需要用 n 个触发器组成。寄存器实际个触发器组成。寄存器实际上是

2、若干触发器的集合。上是若干触发器的集合。 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC374脉冲边沿敏感的寄存器脉冲边沿敏感的寄存器 1 1D C 1 C P 1 O E 1 E Q0 1 1D C 1 E Q1 1 1D C 1 E Q7 D0 D1 D7 8位位CMOS寄存器寄存器74HC/HCT37411111101118位位CMOS寄存器寄存器74LV374高阻高阻HHH高阻高阻LLH存入数据，禁止输出存入数据，禁止输出HHL对应内部触发对应内部触发器的状态器的状态LLL

3、存入和读出数据存入和读出数据Q0Q7DNCP输出输出内部触发器内部触发器输输 入入工作模式工作模式OE1nNQ2、 移位寄存器移位寄存器移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。码向高位或向低位移动的逻辑功能部件。按移动方式分按移动方式分单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器左移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类移位寄存器的逻辑功能移位寄存器的逻辑功能右移位寄存器右移位寄存器 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q

4、0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) (1) 基本移位寄存器基本移位寄存器（a a）电路）电路串行数据输入端串行数据输入端串行数据输出端串行数据输出端并行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、写出激励方程：、写出激励方程：3、写出状态方程：、写出状态方程：(b). (b). 工作原理工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 D2=Qn1D0 D2

5、 D1 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后后2CP 后后3CP 后后4CP 后后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn2 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 1011 DSI CP 1 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,从高位开始输入从高位开始输入 串串行行输输出出 并并行行输输出出DPO 经过经过4个个CP脉冲

6、作用后，从脉冲作用后，从DS 端串行输入的数码就可以端串行输入的数码就可以从从Q0 Q1 Q2 Q3并行并行输出。输出。 串入串入并出并出 经过经过7个个CP脉冲作用后，从脉冲作用后，从DSI 端串行输入的数码就可以端串行输入的数码就可以从从DO 端串行输出。端串行输出。 串入串入串出串出 Q0 Q1 Q2 Q3(DSO) （2 2）典型集成电路）典型集成电路 1D C1 R 1 1 1 1 1 Q0 1D C1 R 1 Q1 1D C1 R 1 Q7 CP CRDSA DSB & 内部逻辑图内部逻辑图8 8位移位寄存器位移位寄存器74HC/HCT1642. 多功能双向移位寄存器多功能

7、双向移位寄存器 D0 FF0 D1 FF1 D2 FF2 D3 FF3 并并行行输输入入 并并行行输输出出 右右移移串串行行输输入入（DIR） 左左移移串串行行输输出出（DOL） 右右移移串串行行输输出出（DOR） 左左移移串串行行输输入入（DIL） Q0 Q1 Q2 Q3 多功能移位寄存器工作模式简图多功能移位寄存器工作模式简图（1）工作原理）工作原理高位移向低位高位移向低位-左移左移低位移向高位低位移向高位-右移右移 1D C1 1D C1 FFm 0 1 3 2 1 0 MUX MUXm Dm1 Dm FFm1 1D C1 FFm+1 Dm+1 Dm CP S1 S0 Qm1 Qm Qm

8、+1 实现多种功能双向移位寄存器的一种方案实现多种功能双向移位寄存器的一种方案( (仅以仅以FFm为例为例) )nmnmQQ11 nmnmQQ11 mnmDQ 1S1S0=00S1S0=01高位移高位移向低位向低位S1S0=10S1S0=11nmnmQQ 1并入并入不变不变低位移低位移向高位向高位（2）典型集成电路）典型集成电路CMOS 4位双向移位寄存器位双向移位寄存器74HC/HCT194 1S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 &

9、; & & & 1 DI2 & & & & 1 DI3 1 DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 74HCT194 的功能表的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLH

10、H5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左左移移DSL右右移移DSRS0S1行行并行输入并行输入时时钟钟CP串行输串行输入入控制信控制信号号清清零零输输 出出输输 入入nQ0nQ1nQ22、计数器的分类计数器的分类按脉冲输入方式，分为同步和异步计数器按脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器按逻辑功能，分为加法、减法和可逆计数器概概 述述1、计数器的逻辑功能计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可计数器的

11、基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。运算等等。6.5.2 计计 数数 器器同步计数器同步计数器异步计数器异步计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器(1) 异步二进制计数器异步二进制计数器-4位异步二进制

12、加法计数器位异步二进制加法计数器 工作原理工作原理 FF0 R CR Q0 1 FF1 R FF2 R FF3 R 1 CP Q1 Q2 Q3 1 1 1 1 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 C C C C 1、 二进制计数器二进制计数器 CP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Q1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q3 0 0 0 0 1 1 1 1

13、1 1 1 1 0 0 0 0 0 结论结论:CPQff210 CPQff411 CPQff812 计数器的功能：不仅可以计数也可作为分频器计数器的功能：不仅可以计数也可作为分频器。CPQff1613 Q0 CP Q1 Q2 Q3 1 2 3 4 5 6 7 8 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 9 10 11 12 13 14 15 16 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1tpd 2tpd

14、 3tpd 4tpd 4tpd 如考虑每个触发器都有如考虑每个触发器都有1tpd的延时，电路会出现什么问题？的延时，电路会出现什么问题？异步计数脉冲的最小周期异步计数脉冲的最小周期 Tmin=n tpd。（。（n为位数）为位数） 典型集成电路典型集成电路中规模集成电路中规模集成电路74HC/HCT393中集成了两个中集成了两个4位异步位异步二进制计数器在二进制计数器在 5V、25工作条件下，工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为中每级触发器的传输延迟时间典型值为6ns。 1CP 1 2 1 1M1Q0 1Q1 1Q2 1Q3 3 4 5 6 2CP 112 2M2

15、Q0 2Q1 2Q2 2Q3 119 8 74HC/HCT393的逻辑符号的逻辑符号Q0在每个在每个CP都翻转一次都翻转一次Q1仅在仅在Q0=1后的下一个后的下一个CP到来时翻转到来时翻转FF0可采用可采用T=1的的T触发器触发器FF1可采用可采用T= Q0的的T触发器触发器Q3仅在仅在Q0=Q1=Q2=1后的下后的下一个一个CP到来时翻转到来时翻转FF2可采用可采用T= Q0Q1T的触发的触发器器Q2仅在仅在Q0=Q1=1后的下一个后的下一个CP到来时翻转到来时翻转FF3可采用可采用T= Q0Q1Q2T的的触发器触发器4位二进制计数器状态表00000161111115001111401011

16、13000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出进位输出电路状态电路状态计数顺序计数顺序(2)二进制同步加计数器二进制同步加计数器 FF0 1D C1 T0=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 4位二进制同步加计数器逻辑图位二进制同步加计数器逻辑图

17、CE=0保持不变保持不变CE=1计数计数 CEQQQQQQTCEQQQQTCEQQTCET0120123010120010 Q0 CP Q1 Q2 Q3 1tpd 4位二进制同步加计数器时序图位二进制同步加计数器时序图 D0 & 1 & 1 & 1 F F0 1 D C 1 R Q Q = & & & 1 F F1 1 D C 1 R Q Q = & & & 1 F F2 1 D C 1 R Q Q = & & & 1 F F3 1 D C 1 R Q Q = = 1 1 Q0 1 Q1 1 Q2

18、1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 C E T C EP P E C P C R (2)典型典型 集成计数器集成计数器74LVC1612选选1数据选择器数据选择器(2)(2)时序图时序图 CR PE CP CEP CET Q0 Q1 Q2 Q3 TC 计计数数 保保持持 异异步步清清零零 同同步步预预置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q074LVC161逻辑功能表逻辑功能表输输 入入输输 出出清零清零预预置置使能使能时钟时钟预置数据输入预置数据输入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLL

19、HLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*CR的作用？的作用？PECRPE的作用？的作用？例例6.5.1 试用试用74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET

20、 CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 1. 异步二异步二-十进制计数器十进制计数器 CP1 CP0 CR 1 1 FF0 C R 1 Q0 Q1 Q2 Q3 1 1 1 1 C R C R & FF1 FF2 FF3 C R 1 1 1 1 1 1 1 1 1 将图中电路按以下两种方式连接：将图中电路按以下两种方式连接：试分析它们的逻辑输出状态。试分析它们的逻

21、辑输出状态。0CP1CP接计数脉冲信号，将接计数脉冲信号，将Q0与与相连；相连；（1）1CP0CP接计数脉冲信号，将接计数脉冲信号，将Q3与与相连相连（2）两种连接方式的状态表两种连接方式的状态表计数顺序计数顺序连接方式连接方式1（8421码）码）连接方式连接方式2（5421码）码）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100 2. 用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器 例例 用用74LVC161构成九进

22、制加计数器。构成九进制加计数器。 解：九进制计数器应有解：九进制计数器应有9个状态，而个状态，而74 LVC 161在计数过程中在计数过程中有有16个状态。如果设法跳过多余的个状态。如果设法跳过多余的7个状态，则可实现模个状态，则可实现模9计数器。计数器。(1) 反馈清零法反馈清零法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 (2) 反馈置数法反馈置数法 CP CET CEP CR P

23、E TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 1 1 1 （1 1）工作原理）工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 置初态置初态Q3Q2Q1Q0=0001， 基本环形计数器基本环形计数器 0001 0010 010

24、0 1000 Q3Q2Q1Q0 状态图状态图3. 3. 环形计数器环形计数器第一个第一个CP:Q3Q2Q1Q0=0010， 第二个第二个CP:Q3Q2Q1Q0=0100， 第三个第三个CP:Q3Q2Q1Q0=1000， 第四个第四个CP:Q3Q2Q1Q0=0001， 第五个第五个CP:Q3Q2Q1Q0=0010， 1D Q0 CP 1D 1D 1D Q1 Q2 Q3 1D Q4 & a a、电路、电路 扭环形计数器扭环形计数器b b、状态表、状态表状态编号状态编号Q4Q3Q2Q1Q00000001000012000113001114011115111116111107111008110

25、00910000c c、状态图、状态图 00000 00001 000111 00111 10000 01111 11111 11000 11110 11100 Q4Q3Q2Q1Q0 置初态置初态Q3Q2Q1Q0=0001， 040QQY 011QQY 122QQY 233QQY 344QQY 045QQY 016QQY 127QQY 238QQY 349QQY 状态编号状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000译码电路简单译码电路简单, ,且不会出现竞争冒险且不会出现竞争冒险6.7 时序

26、可编程通用阵列逻辑器件时序可编程通用阵列逻辑器件( (GAL)2、输出结构类型太多，给设计和使用带来不便。、输出结构类型太多，给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（、输出端设置了可编程的输出逻辑宏单元（OLMC）通过）通过编程可将编程可将OLMC设置成不同的工作状态，即一片设置成不同的工作状态，即一片GAL便可实便可实现现PAL 的的5种输出工作模式。器件的通用性强；种输出工作模式。器件的通用性强； GAL的优点：的优点：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改；、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足：的不足：1、采用电可擦除的、采用

27、电可擦除的E2CMOS工艺可以多次编程；工艺可以多次编程；3、GAL工作速度快，功耗小工作速度快，功耗小6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元 D Q Q 输输出出 C OE CLK 输输入入 1. 通用阵列逻辑（通用阵列逻辑（GAL）在在PLA和和PAL基础上发展起来的增强型器件基础上发展起来的增强型器件.电路设计者可根据电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要类型时序可编程逻

28、辑器件的主要类型2. 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）集成了多个逻辑单元块，每个逻辑块就相当于一个集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片模块相连，实现与芯片外部交换信息。外部交换信息。3. 现场可编程门阵列（现场可编程门阵列（FPGA）芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布

29、式可编程互联线连接起来，可构成极其复杂的逻横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的行，即所谓的SOC技术。技术。可编程与阵列可编程与阵列（32X64位）位）2、GAL举例举例GAL16V8的电路结构图的电路结构图8个个输输入入缓缓冲冲器器298个反馈

30、个反馈/输入输入缓冲器缓冲器8个三态个三态输出缓冲输出缓冲器器12198个输出逻辑宏单个输出逻辑宏单元元OLMC输出使能缓输出使能缓冲器冲器 GAL的电路结构与的电路结构与PAL类似，由可编程的与逻辑阵列、类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了的输出端增设了可编程的的输出逻辑宏单元（可编程的的输出逻辑宏单元（OLMC）。通过编程可将）。通过编程可将OLMC设置为不同的工作状态，可实现设置为不同的工作状态，可实现PAL的所有输出结构，的所有输出结构，产生组合、时序逻辑电路输出。产生组合、时序逻辑电路输出。数据选择器数据

31、选择器乘积项数据选乘积项数据选择器择器(2(2选选1)1)输出数据选择输出数据选择器器(2(2选选1)1)三态数据选择器三态数据选择器(4(4选选1)1)反馈数据选择反馈数据选择器器(4(4选选1)1)4 4个数据选择器：用不同的控制字实现不同的输出电路结构形式个数据选择器：用不同的控制字实现不同的输出电路结构形式乘积项数据选择器：乘积项数据选择器：根据根据AC0和和AC1(n)决定与逻辑阵列的第一乘决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在积项是否作为或门的一个输入端。只有在G1的输出为的输出为1时，第一时，第一乘积项是或门的一个输入端。乘积项是或门的一个输入端。乘积项数据选

32、择器乘积项数据选择器( (2选选1)OMUX：根据：根据AC0和和AC1(n)决定决定OLMC是组合输出还是寄存器是组合输出还是寄存器输出模式输出模式输出数据选择器输出数据选择器(2选选1)OMUX三态数据选择器三态数据选择器(4(4选选1)1) 三态数据选择器受三态数据选择器受AC0和和AC1(n)的控制，用于选择的控制，用于选择输出三态缓冲器的选通信输出三态缓冲器的选通信号。可分别选择号。可分别选择VCC、地、地、OE和第一乘积项。和第一乘积项。工作AC0 AC1(n)TX（输出）（输出）0 1地电平地电平0 0VCC1 0OE1 1第一乘积项第一乘积项工作工作高阻高阻OE=1，工作，工作OE=0，高阻，高阻1，工作，工作0，高阻，高阻三态缓冲器三态缓冲器的工作状态的工作状态FMUX：根据根据AC0和和AC1(n)的不同编码，使反向传输的电信号也对应不同的不同编码，使反向传输的电信号也对应不同。反馈数据选择器反馈数据选择器(4选选1)