第五模块时序逻辑电路

1、第五模块：时序逻辑电路一、本模块学习目标1、掌握时序逻辑电路的特点；2、熟练掌握时序逻辑电路的分析与设计方法；3、掌握同步和异步的二十进制计数器的构成方法和工作原理；4、熟练掌握中规模集成芯片，运用“反馈归零法”、“反馈置数法”、“反馈置最小数法”和“级联法”等四种方法构成“N进制计数器”。二、本模块重难点内容1、时序逻辑电路在逻辑功能和电路结构上的特点，以及时序逻辑电路逻辑功能的描述方法。2、同步时序逻辑电路的分析方法和设计方法。3、几种常见中规模集成时序逻辑电路的逻辑功能和使用方法（会读功能表，掌握扩展接法及任意进制计数器的构成方法等）。三、本模块问题释疑1、时序逻辑电路由哪几部分组成？它

2、和组合电路的区别是什么？答：时序逻辑电路由组合电路和存储电路两部分组成。组合逻辑电路在任一时刻的输出信号仅与当时的输入信号有关；而时序逻辑电路还与电路原来的状态有关。时序电路可分为同步时序电路和异步时序电路两大类。2、描述时序电路逻辑功能的方法有哪几种？答：描述时序电路逻辑功能的方法有：状态方程、驱动方程、输出方程、状态表、状态图和时序图。3、什么是状态表、状态图、时序图？答：反映时序逻辑电路的输出Z、次态Qn+1和电路的输入X，现态Qn间对应取值关系的表格称为状态表。反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图。时序图即时序电路的工作波形图。4、 状态图怎样构成？答：

3、在状态图中，圆圈及圈内的字母或数字表示电路的各个状态，连线箭头表示状态转换的方向（由现态到次态）。标在连线一侧的数字表示状态转换前输入信号的取值和输出值。例如已知状态表，请作出状态转换图。答：其对应的状态转换图如下：5、存储电路的作用？答：由于时序逻辑电路在任一时刻的输出信号不仅与当时的输入信号有关，而且还与电路原来的状态有关，因此，时序逻辑电路中必须存储电路，由它将某一时刻之前的电路状态保存下来。6、 时序逻辑电路的特点？解：时序逻辑电路的特点如下：a) 时序逻辑电路由组合电路和存储电路组成。b) 时序逻辑电路中存在反馈，因而电路的工作状态与时间因素相关，即时序电路的输出由电路的输入和电路原

4、来的状态共同决定。7、 分析比较同步时序电路和异步时序电路？答：同步时序电路：电路中的触发器均用一个时钟脉冲，在它的统一控制下，各触发器同时翻转，工作的速度较快。异步时序电路：电路中存在多个时钟信号，分别控制不同的触发器，因此，各触发器不是在同一时刻翻转，时间上有先有后，工作速度较慢。8、 时序电路按输出与输入的关系如何分类？答：可分为米里型和莫尔型两类。米里型电路的输出是输入变量和电路现状的函数；莫尔型电路的输出仅与电路的现态有关。9、 什么是时序逻辑电路的分析？答：根据给定的时序逻辑电路图，通过分析，求出它的输出Z的变化规律，以及电路状态Q的转换规律，进而说明该时序电路的逻辑功能和工作特性

5、。10、 列写状态表的方法？答：先填入电路现态Qn的所有组合状态以及输入信号X的所有组合状态，然后根据输出方程及状态方程，逐行填入当前输出Z的相应值，以及次态Qn+1的相应值。如下例所示：11、 什么是原始状态图？做图方法？答：直接由要求实现的逻辑功能求得的状态转换图叫做原始状态图。具体做法：a) 分析给定的逻辑功能，确定输入变量、输出变量及该电路应包含的状态，并用字母SO、S1、表示这些状态。b) 分别以上述状态为现态，考察在每一个可能的输入组合作用下应转入哪个状态及相应的输出，便可求得符合题意的状态图。12、 作出原始状态图？设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输

6、出为1，其它情况下输出为0。例如：输入X输入Y 000000001000110答：所作出的原始状态图如下：13、 什么是状态等价？如何进行状态化简？答：所谓状态等价，是指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换，则称这些状态是等价的。凡是等价状态都可以合并。例如S1与S2等价，可取消S2并且将S2出发的所有连线去掉，将指向S2的连线改而指向S1。14、 指出下列原始状态转换图中有否等价的状态？答：所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以

7、它们可以合并为一个状态，合并后的状态用S2表示。15、 选择触发器个数的要求？答：在进行时序逻辑电路设计时，设电路包含M个状态，则选择触发器的个数为n，应满足2n-1<M2n。16、 如果发现设计的电路没有自启动能力，如何修改？答：在驱动信号之卡诺图的包围圈中，对无效状态X的处理作适当修改，即原来取1画入包围圈的，可试改为取0而不画入包围圈，或者相反。得到新的驱动方程和逻辑图，再检查其自启动能力，直到能够自启动为止。17、 列举描述时序电路逻辑功能的各种方法的特点？答：逻辑方程组是和具体时序电路直接对应的，状态表和状态图能给出时序电路的全部工作过程，时序图能更直观地显示电路的工作过程。1

8、8、 什么是有效序列、无效序列？答：状态图中有些状态，形成闭合回路，在电路正常工作时，电路状态总是按照回路中的箭头方向循环变化，构成有效序列即有效状态。其余不在闭合回路中的状态为无效状态。19、 什么是自启动能力？答：在状态图中，若电路由于某种原因进入无效状态时，在CP脉冲作用后，电路能自动回到有效序列，这种能力称为电路具有自启动能力。20、 异步时序逻辑电路分析的注意事项？答：在异步时序逻辑电路中，由于没有统一的时钟脉冲，分析时必须注意，触发器只有在再到其CP端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状态不变。根据各触发器的时钟信号CP的逻辑表达式及触发方式，确定各CP端是否

9、有触发信号作用。21、 计数器如何分类？答：按时钟脉冲输入方式可分为同步计数器和异步计数器；按进位体制可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势分为加计数器、减计数器和可逆计数器。22、 什么是异步计数器，什么是同步计数器？两者区别何在？答：组成计数器的各触发器的CP脉冲不是同一个脉冲，因此各触发器状态翻转不在同一时刻，称为异步计数器。组成计数器的各触发器均由同一个CP脉冲控制，状态翻转也在同一时刻进行，称为同步计数器。同步计数器运算速度快，可靠性高。而异步计数器不仅运算速度慢，而且可能产生误码，如由状态“0111”变到状态“1000”的过程实际上是0111011001000

10、0001000。同步计数器则在同一时刻由01111000。23、 什么是模2计数器？答：进位模数为2n的计数器统称为模2计数器，其中n为触发器的级数。24、 列举计数器和寄存器的功能？答：计数器用于统计输入时钟脉冲的个数、分频、定时、产生节拍脉冲等。寄存器的功能是存储代码。移位寄存器还可以用来实现数据的串行并行转换、数据处理及数值的运算。25、 列出二进制计数器极间连接的规律？答：其规律如下：26、 2n进制同步加法计数器组成规律？答：同步计数器各触发器的时钟端均接至同一个时钟源CP，同时翻转。最低位每来一个时钟必翻转一次，其它各位在其全部低位均为“1”时，即低位向高位进位时，在时钟CP作用下

11、才翻转。用JK触发器实现，则：27、 画出3位二进制计数器的输出波形？答：其输出波形如下：28、 用边沿JK触发器构成异步4位二进制加运算计数器。答：连接电路如下图所示：29、 2n进制同步减法计数器组成规律？答：最低位触发器每来一个时钟就翻转一次，而高位触发器只有在低位全部为0，低位需向高位借位时，在时钟的作用下才产生翻转。用JK触发器实现，则：30、 分析异步计数器的延迟时间？答：对于一个n位的二进制异步计数器来说，从一个计数脉冲到来。到n个触发器翻转稳定，需要经历的最长时间是ntpd，为保证计数器的状态能正确反映计数脉冲的个数，下一个计数脉冲必须在ntpd后到来，因此，计数脉冲的最小周期

12、Tmin=ntpd。31、 二进制异步计数器的特点？答：（1）n位二进制异步计数器由n个处于计数工作状态的触发器组成。（2）串行计数，工作速度较低。32、 同步计数器工作特点？答：计数脉冲同时接于触发器的时钟脉搏冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题，并行计数。33、 什么是可逆计数器？答：同时兼有加和减两种计数功能的计数器称为可逆计数器。34、 检查自启动的方法？答：画出包括无效状态在内的完整的状态图，看能否从无效状态进入有效状态。35、 同步计数器和异步计数器的性能进行比较？答：性能进行比较如下：1） 与异步计数器相比，同步计数器的电路结构要复

13、杂得多；2） 同步计数器的各触发器受到同一时钟脉冲控制，决定各触发器状态的条件（J、K状态）也是并行产生的，所以该计数器的最端输入脉冲的周期为一级触发器延迟时间，与异步计数器比较，其速度提高了很多；3） 由于各个触发器的状态几乎是同时改变的，在译码显示时，不易产生差错；4） 在同步计数器中，由于全部触发器都由同一个脉冲源来驱动，要求脉冲源具有较大的功率。36、 列举一些常用的集成计数器芯片。答：常用的集成计数器芯片如下：74LS160：4位同步十进制加法计数器，异步清除；74LS161：4位同步二进制加法计数器，异步清除；74LS162：4位同步十进制加法计数器，同步清除；74LS163：4位

14、同步二进制加法计数器，同步清除；74LS190：4位同步十进制加/减法计数器；74LS191：4位同步二进制加/减法计数器；74LS192：4位同步十进制加/减法计数器，带清除；74LS193：4位同步二进制加/减法计数器，带清除37、74161的功能？答：74161是4位二进制同步加计数器，功能有：异步清零；同步并行预置数；保持功能；计数功能。其功能表如下：38、什么是异步清零？答：当RD=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。39、 什么是同步并行预置？答：在RD=1时，当LD=0，且有时钟脉冲CP的上升沿作用时，A、B、C、D输入端的数

15、据将分别被QAQD所接收。40、 74161分别处于保持和计数状态的条件？答：在RD=LP=1的条件下，当ET·EP=0，即两个计数使能端中有0时，不管有无CP脉冲作用，计数器都将保持原有状态不变。当RD=LD=EP=ET=1时，74161处于计数状态。41、 用74161的异步清零的功能构成12进制的计数器，请画出电路图。答：其电路图如下：42、 用74161的同步置数的功能构成12进制的计数器，请画出电路图。答：其电路图如下：43、 74LS193的特点？答：74LS193是双时钟4二进制同步可逆计数器，有两个时钟脉冲输入端CPU和CPD。在RD=0、LD=1的条件下，作加计数时

16、，令CPD=1，计数脉冲从输入；作减计数时，令CPU=1，计数脉冲从CPD输入。44、 74LS290的特点？答：74LS290是异步十进制计数器，它由1个1位二进制计数器和1个异步五进制计数器组成。如果计数脉冲由CPA端输入，输出由QA端引出，即是二进制计数器；如果计数脉冲由CPB端输入，输出由QB QD引出，即是五进制计数器；如果将QA与CPB相连，计数脉冲由CPA输入，输出由QAQD引出，即是8421码十进制计数器。45、 用集成计数器构成任意进制计数器的原则？答：用现有的M进制集成计数器构成N进制计数器时，如果M>N，则需一片M进制计数器；如果M<N，则需多片M进制计数器。

17、46、 分析反馈清零法？答：反馈清零法适用于有清零输入端的集成计数器。74161具有异步清零功能，在其计数过程中，使RD=0，74161的输出会立即回到0000状态，清零信号消失后，74161又从0000状态开始重新计数。47、 分析反馈置数法？答：适用于具有预置数功能的集成计数器。在其计数过程中，将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器从被置入的状态开始重新计数。48、 列出74290的清零和置位功能端的电平？答：74290的清零和置位功能端的电平如下：49、 列出7490：二五十进制计数器的输入脉冲和输出状态？答：二五十进制计

18、数器的输入脉冲和输出状态如下：50、 用7290构成8进制计数器，画出电路图。答：其电路图如下：51、 用两片7490构成100进制计数器。答：电路图如下：52、 什么是寄有器？答：寄存器是用以暂存二进制代码的逻辑部件，能实现对数据的清除、接收、保存和输出等功能。移位寄存器还有移位功能。53、 寄存器与锁存器的区别？答：两者功能一致，区别仅在于寄存器中用边沿触发器，而锁存器中用电平触发器。用哪一种电路寄存信息，取决于触发器信号和数据之间的时间关系。54、 数码寄存器和移位寄存器有什么区别？答：数码寄存器只能寄存数据，且只能并行输入和输出数据。移位寄存器不仅能寄存数据，而且能实现数据的左、右移位

19、，其输入和输出数据不仅可并行操作，也可串行操作。55、 什么是并行输入、串行输入、并行输出和串行输出？答：并和输入是将整个数码由各位寄存器输入端同时一次输入到寄存器中，并行输出则是由寄存器各位触发器输出端同时输出二进制数的各位值，串行输入是由寄存器的第一位触发器输入端将二进制数码逐位输入到寄存器中，每输入一位则数码在寄存器中向左或向右移一位，直到全部各位输入完毕为止。串行输出则由寄存器末位输出端将数码通过移位的方法逐位移出寄存器。56、 分析移位寄有器？答：移位寄存器具有数码的寄存和移位两个功能。若在移位脉冲作用下，寄有器中的数码依次向左移动一位，则称左移。依次向右移动一位，称为右移。既可左移

20、又可右移的称双向移位寄存器。57、 移位寄存器的应用？答：移位寄存器的应用如下：b) 可进行串行数据和并行数据的互相转换。c) 可组成移位型计数器。包括环形计数器和扭环形计数器。58、 寄存器有几种工作方式？答：寄存器有两种工作方式：单拍工作方式和双拍工作方式。如下图示。59、 双拍工作方式的过程是怎样的？答：工作过程如下：60、 请画出一个单项移位寄存器的电路图？答：电路图如下：61、 单项移位寄存器有哪些特点？答：单项移位寄存器的特点如下：d) 单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。e) n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此

21、后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。f) 若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。62、 (A)试分析下图所示电路，说明它是多少进制的计数器。答：由上图所示电路可知，该计数器是用“反馈清零法”构成的。当输出端状态为10101110时，由与非门输出一个清零信号，使两片74161同时被清零，计数器又从00000000状态开始重新计数。由于（10101110）B=（174）D，因此该计数器的模M=174。(B)试分析下图所示电路，说明它是多少进制的计数器。答：两片74161级连后，输出端共有16×16=256个不同的状态，而在

22、用“反馈置数法”构成的上图所示电路中，预置数输入端所加的数据为01010010，它所对应的十进制数是82，说明该电路从01010010状态开始计数，跳过了82个状态，因此该计数器的模M=256-82=174。63、 画出循环移位寄存器的电路图，有何特点？答：其电路图如下：最后位的输出成为第一位的输入。四、本模块例题详解例5.1 分析图5.3所示电路的逻辑功能，检查电路能否自启动。解：（1）方程式时钟方程：驱动方程： （5.1）状态方程：（5.2）状态转换表（见表5.3）表5.3例5.1的状态转换真值表CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1100010021000103010001

23、40010001111110211010131011004011010(3)画出状态转换图（见图5.4）Q2Q1Q0000100101110111001010011图5.4逻辑电路的状态转换图（4）检查自启动。经查，电路有111、110、101、011四个无效状态如图5.2所示，电路能够启动。（5）时序图（见图5.5） CP Q1 Q2 Q3图5.5例5.1逻辑电路的时序图（6）功能说明：图5.1逻辑电路是一个同步四进制计数器。例5.2试分析图5.6所示电路，并说明其逻辑功能。解：（1）驱动方程： (5.3) (2)状态方程：（5.4）（3）状态表（见表5.4）表5.4 例5.2的状态表（4）

24、状态图（见图5.7）（5）时序图（见图5.8）（6）功能说明：图5.6电路是同步六进制加法计数器。例5.3试分析图5.9所示电路的功能，说明电路是几进制计数器，能否自启动，画出其状态转换图。解：电路由三个FF构成，其计数长度N8，即电路不会超过8进制，电路下降沿触发的JKFF组成，触发时刻为CP的（1）驱动方程：（5.5）(2)输出方程： （5.6）（3）状态方程： （5.7）(4)列状态转换表（见表5.5）表5.6状态转换表图5.10状态转换图从图中可清楚地看出，电路是能够自启动的，而且电路每来6个时钟，其状态变化循环一遍，故称电路有6个有效状态，亦称电路为6进制计数器。将图5.9与图5.6

25、相比较可以看出：6进制加法计数器能由不同的逻辑电路结构实现。另外由电路的输出方程可知，电路在出现101状态时，输出Y1。可将此信号看作一个进位脉冲信号，每来6个时钟CP，Y输出一个正脉冲，其正脉冲的宽度与时钟CP的周期相同。（6）结论：图5.9所示电路为一个同步的能自启动的六进制加法计数器。例5.4分析图5.11逻辑电路的功能，说明电路是几进制计数器，能否自启动，并画出电路的状态转换图。（1）时钟方程CP1CP2CP3CP驱动方程：图5.11例5.4的逻辑电路图（5.8）（2）列状态转换表。根据上述驱动方程组和JK触发器真值表可列状态转换表如表5.6表5.6 例5.4的状态转换表（3）功能描述

26、。由表5.6可知电路的工作状态转换图为：因为在这个工作状态循环内包含5个工作状态，所以该电路是模5（或称五进制）同步计数器。（4）检查能自启动 有非工作状态011，100，111。将它们分别代入驱动方程，可得列表5.6倒数三行的内容。由此可知011100101，111010，即所有的非工作状态都可以进入工作状态（即有效状态），因此，该计数器可以自启动。（5）完整的状态转换图（见图5-12）图5.12例5.4的完整状态转换图 图5.13例5.5逻辑电路图例5.5 电路如图5.13所示，设初态 Q3Q2Q1100 ，试画出其工作状态转换表和状态转换图，描述电路的功能，并检查能否自启动。若不能自启动

27、，请对电路进行修改，使其具有自启动功能。解：（1） 时钟方程：CP1=CP2=CP3=CP 驱动方程：状态方程：(5.9) （5.10）（2） 列状态转换真值表（见表5.7）（3） 画状态转换图（见图5.14）表5.7例5.5电路状态转换真值表图5.14例5.5电路的状态转换图d图5.15J1的卡诺图（4）检查能否自启动。将无效状态=000代入特性方程，得到次态=000，所以此电路不能自启动。（5） 自启动电路设计 保持原来储存电路结构，只需重新设计J1K1 就行了。要使=000进入 =001，就只需要=0能进入=1。根据J-K触发器的激励表知，必须满足（d为任意值），此处若取=0，则仍然有=

28、。因此，只需要重新求J1 的方程即可达到目的。根据以上分析，由表5.7最下一行取值可得J1的卡诺图如图5.15所示。 (5.11)修改后，具有自启动功能的电路如图5.16所示（6）功能说明：图5.13是同步模7计数器 例5.6设计一个七进制加法计数器。要求：（1）用最少的JK边沿触发器和少量与非门实现。图5.16图5.13修改后可自启动逻辑电路（2）利用集成电路芯片74LS160和反馈清零法实现（异步清零）（3）利用集成电路芯片74LS160和反馈置数法实现（同步置数）解：（1）用最少的JK边沿触发器和少量的与非门实现计数器的状态图用3位二进制编码。则电路状态转换图如下图5.17所示图5.17

29、例5.6状态转换图画出图5.17所对应的卡诺图，见图5.18图5.18例5.6的状态转换卡诺图 从上图中求得状态方程如下：（5.12）JK触发器的驱动方程图5.19用JK触发器构成的七进制计数器（5.13） 画逻辑电路图，如图5.19所示，经检查电路能够自启动。图5.19例5.6的逻辑电路图（2）用集成电路芯片74LS160的反溃归零法实现，电路如图5.20所示图5.21用同步置数法实现七进制加法计数器图5.20用异步清零法实现七进制加法计数器（3）用74LS160和同步置数法实现（见图5.21所示）例5.7 设计一个同步11进制减法计数器。要求用JK边触法器和少量的门电路实现。解：（1）确定

30、状态数、状态编码，画状态转换图 N11 取n=4即4位输出的JK边沿触发器，于是状态转换图为：图5.22例5.7的状态转换图（2）求状态方程和驱动方程 将上述状态转换图用卡诺图表示，然后分别对的卡诺图进行化简（见图5.23所示）图5.2311进制减法计数卡诺图图5.23化简后得到状态方程为：（5.14）由上述状态方程得驱动方程（5.15）（3）画出电路图（见图5.24），经检查，电路能自启动。图5.2411进制减法计数器的逻辑电路图例5.8 设计一个串行数据检测器，要求当串行数据x连续输入三个0时，输出为1，否则输出为1。解：（1）确定状态状态数、状态编码，并画状态转换图。 设一个0也没有输入

31、时电路的初始状态编码为 S0=00, 输入一个0后变为状态编码为S1=01，输入两个0后状态编码为S2=10，输入三个0后状态编码为S3=11 ，输出Y为高电平1，在任何一种状态下，若x输入1。则电路转换初始状态S0=00,即电路有四个状态。表5.8 例5.8题的状态转换表状态转换图如图5.25所示现态次态输出YX0X10001/000/00110/000/01011/100/01111/100/0图5.25例5.8的状态转换图（2）求状态转换表和状态方程 根据图5.25可得到状态转换表（见表5.8所示） 根据表5.8可用图5.26所示卡诺图表示 0图5.26 例5.8串行数据检测器的卡诺图卡

32、诺图5.26经化简后得到状态方程、输出方程：（5.16）（3）求驱动方程 对照主从J-K触发器的特性方程得驱动方程（5.17）（4）画出逻辑电路图（见图5.27）所示），电路没有多余状态，不需要检查自启动。图5.27例5.8题串行数据检测器电路图例5.9 CMOS同步四位二进制计数器应用CMOS同步四位二进制加法计数器CC4520芯片的逻辑符号和功能如图5.28和表5.9所示。1. 根据芯片的功能表，说明芯片在作十进制加法计数时有关引脚的正确接法，并画出相应的接线图。CRENCP功能1清零00保持01加计数00加计数表5.9 CC4520功能表图5.28 CC4520引脚图2.若用两片CC45

33、20实现六十进制加法计数器，则电路应怎样连接？画出其接线图。 解： CC4520为同步双4位二进制加计数器，正常计数时共有S0、S1···S15，十六种状态，利用异步复位端CR，可将芯片构成模数M<16内的任意进制计数器。由芯片的功能表5.9知，CC4520在计数时，既可由脉冲上升沿触发，也可有脉冲的下降沿触发。当CP=0时，触发脉冲从使能端EN输入时，电路在脉冲下降沿触发，当EN=1时，触发脉冲从CP端输入时，电路在脉冲的上升沿触发。因此，CC4520在加计数时可任意选择脉冲的触发边沿。(1) 用CC4520芯片实现十进制加计数，见图5.29（a）所示，E

34、N=1时脉冲触发。当芯片输出Q3Q2Q1Q0=1010时，与门G输出高电平信号送CR端，使CR=1，使得Q3Q2Q1Q0=0000，即输出1010状态仅出现一瞬间就消失。相当于S9（1001）状态加1后的为S0(0000)实现了电路的十进制计数。在图（b）中，CP=0，EN输入脉冲的触发。图5.30 两片CC4520芯片实现六十进制加计数 图5.29 用CC4520芯片实现十进制加计数 （2）用两片CC4520实现六十进制计数在图5.30中，CC4520（I）为个位十进制计数。CC4520（II）为十位六进制计数。个位计数器的进位信号QCC是在CC4520(I)的 Q3Q2Q1Q0=1001时

35、才出现，并送CC4520（II）的EN端，此时因第9个脉冲CP9的已过，故此时CC4520（II）不动作。当CP10的到达时，CC4520（II）才计数。CC4520（）的Q3Q2Q1Q0=1010状态经与门G1产生的复位信号使电路返回到S0（0000）状态，而S10（1010）状态只出现一瞬间就消失，使CC4520（I）实现了十进制计数。个位计数器每十个脉冲产生的一次进位信号QCC,可使十位计数器CC4520(II)芯片计一次数。CC4520（II）芯片作十位计数器，由于门G3的作用使CC4520（II）状态转换依次为0000 0001 0010 0011 0100 0101 从而实现六十进

36、制计数。例5.10用集成计数器芯片74LS193分别构成模10加法计数器和模13减法计数器。74LS193逻辑符号如图531所示。图中是进位输出端且，是借位输出端。且。74LS193功能表如表5.10所示。 表5.11 74LS193功能表 图5 .31 74LS193逻辑符号 解：（1）构成模10加法计数器。因为计数器模N=10,所以异步预置状态M=15N=5，故预置数据DCBA=0101，且加法进位输出端与置数端连接。其它输入端接上相应的信号。电路连接图如图5.32（a）所示1010 （b）74LS193构成模13减法计数（a）74LS193构成模10加法计数 5.3274LS193的应用 (2)构成模13减法计数器 因为构成的减法计数器，所以预置状态M=N=13，故预置数据DCBA=1101