计算机组成原理试卷1及答案

1、哈工大 学年 秋 季学期班号计算机组成原理试题姓名题号一二三四五六七八得分得 分一、填空（ 12 分）1. 某浮点数基值为 2，阶符 1 位，阶码 3 位，数符 1 位，尾数 7 位，阶码和尾数均用补码表示，尾数采用规格化形式，用十进制数写出它所能表示的最大正数，非 0 最小正注数，最大负数，最意小负数。2. 变址寻址和基址寻址的区别是：在基址寻址中，基址寄存器提行为供， 指令提供； 而在变址寻址中，变址寄存器提供，指令提供。规3.影响流水线性能的因素主要反映在和范两个方面。， 4. 设机器数字长为 16 位（含 1 位符号位）。若 1 次移位需 10ns，一遵次加法需 10ns，则补码除法需

2、时间，补码 BOOTH守算法最多需要时间。5.CPU 从主存取出一条指令并执行该指令的时间考叫，它通常包含若干个，而试后者又包含若干个。组成纪多级时序系统。律！二、名词解释 (8 分 )1. 微程序控制1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2. 存储器带宽2存储器带宽答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节 /秒或位 /秒来表示。3.RISC3 RISC答： RISC 是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目

3、的。4.中断隐指令及功能4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU 在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。三、简答（ 18 分）1. 完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。答：总线在完成一次传输周期时，可分为四个阶段：申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；传数阶段：主模块

4、和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块；结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2. 设主存容量为 1MB ，Cache容量为 16KB ，每字块有 16 个字，每字 32 位。(1) 若 Cache采用直接相联映像，求出主存地址字段中各段的位数。(2) 若 Cache采用四路组相联映像，求出主存地址字段中各段的位数。2答：（ 1）若 Cache 采用直接相联映像：字块中含 64 个字节，字块的位数为b=6。Cache 中含有 256 个字块，所以字块地址位数c=8。主存容量为1M 字节，总位数为20。主存字块标记位数t=6 。（ 2）若 Cache

5、 采用四路组相联映像，字块中含 64 个字节，字块的位数为b=6。每组含有四个字块，每组含256 个字节。Cache 中含有 64 个字块，所以组地址位数q=6 。主存容量为1M 字节，总位数为20。主存字块标记位数t=8 。3. 某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4 ，现要求优先顺序改为L3,L2,L4,L0,L1 ，写出各中断源的屏蔽字。中断源屏蔽字01234L0L1L2L3L43答：设屏蔽位为“ 1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字01234L001000L100000L211001L311101L4110004. 某机主存容

6、量为 4M × 16 位，且存储字长等于指令字长，若该机的指令系统具备 120 种操作。操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围；（3）一次间址的寻址范围；（4）相对寻址的寻址范围。4答：（ 1）指令字长16 位，操作码为7 位，寻址特征位2 位，地址码7 位；（ 2） -6463；（ 3） 216；（ 4） 216第3页（共7 页）试题：学号：姓名四、（ 6 分）设阶码取 3 位，尾数取 6 位（均不包括符号位），按浮点补码运算规则计算25 9 +24( 11)1616答：被加数为0,101

7、;0.100100 ， x 补 = 00,101; 00.100100加数为0,100;1.010100 ， y 补 = 00,100; 11.010100（ 1）对阶： j 补 = j x补 -j y补 = 00,101 + 11,100 = 00,001即 j = 1，则 y 的尾数向右移一位，阶码相应加1，即y = 00,101; 11.101010补求和S x 补 +S y 补 = S x 补 +Sy补= 00.100100 + 11.101010= 00.001110即x+y 补 = 00,101; 00.001110尾数出现“ 00.0”，需左规。规格化左规后得x+y 补 = 00

8、,011; 00.111000 x +y 补 = 00,111; 00.111000五、画出 DMA 方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。（8 分）答： DMA 方式接口电路的基本组成框图如下：以数据输入为例，具体操作如下： 从设备读入一个字到DMA的数据缓冲寄存器BR 中，表示数据缓冲寄存器“满”（如果 I/O 设备是面向字符的，则一次读入一个字节，组装成一个字）； 设备向 DMA 接口发请求（ DREQ ）； DMA 接口向 CPU 申请总线控制权（HRQ ）； CPU 发回 HLDA信号，表示允许将总线控制权交给DMA 接口； 将 DMA 主存地址寄存器中的主

9、存地址送地址总线； 通知设备已被授予一个DMA周期（ DACK ），并为交换下一个字做准备； 将 DMA 数据缓冲寄存器的内容送数据总线； 命令存储器作写操作； 修改主存地址和字计数值； 判断数据块是否传送结束，若未结束，则继续传送；若己结束， （字计数器溢出） ，则向 CPU 申请程序中断，标志数据块传送结束六、（10 分）设 CPU 共有 16 根地址线， 8 根数据线，并用 MREQ 作访存控制信号，用 R/ W 作读写控制信号，现有下列存储芯片：RAM ：1K×8 位、 2K×4 位、4K×8 位ROM：2K×8 位、 4K×8 位以及

10、 74138 译码器和各种门电路（自定） ，画出 CPU 与存储器连接图。要求：（1）最大 4K 地址空间为系统程序区，与其相邻2K 地址空间为用户程序区。（2）合理选用上述存储芯片， 说明各选几片？写出每片存储芯片的地址范围。（3）详细画出存储芯片的片选逻辑。A iA0AiA 0PD/ProgrROMCSOERAMCSWEDDDnD0n0G1Y 7OE 允许输出G2AY6G2BWE 允许写CBAY 074138方法一：答：地址空间描述如下：ROM 对应的空间：11111111111111111111000000000000RAM 对应的空间：1110111111111111111010000

11、0000000选择 ROM 芯片为2K × 8 位的两片， RAM芯片为 2K × 4 位的两片ROM 芯片 1：11111111111111111111100000000000ROM 芯片 2：11110111111111111111000000000000RAM 芯片 1、 2：（位扩展）11101111111111111110100000000000CPU 与存储器连接图见下页：A15&Y 7A14G1G2AY 6G2BA13CA12BA11AY 0CA10-A0PCSUCSCSROM1ROM2OERAM1OERAM2D7-D0D7-D0RDD7-D4WE D

12、3-D0WED7-D0RD七、假设 CPU 在中断周期用堆栈保存程序断点，且进栈时栈指针减一， 出栈时栈指针加一。 试写出中断返回指令 （中断服务程序的最后一条指令） ，在取指阶段和执行阶段所需的全部微操作命令及节拍安排。若采用微程序控制，则还需要增加哪些微操作。 （ 10 分）答：组合逻辑设计的微操作命令：取指：T0： PC MART1： MMAR MDR, PC+1 PCT2： MDR IR, OPIR 微操作形成部件执行：T0： SP MART1： MMAR MDRT2： MDR PC, SP+1 SP微程序设计的微操作命令：取指微程序：T0： PC MART1： AdCMIR CMAR

13、T2： MMAR MDR, PC+1 PCT3： AdCMIRCMART4： MDRIR, OPIR 微操作形成部件T5： OPIRCMAR中断返回微程序：T0： SP MART1： AdCMIRCMART2： MMAR MDRT3： AdCMIRCMART4： MDRPC, SP+1SPT5： AdCMIRCMAR八、除了采用高速芯片外，从计算机的各个子系统的角度分析，指出上提高整机速度的措施。 （8 分）6 种以针对存储器，可以采用Cache- 主存层次的设计和管理提高整机的速度；针对存储器，可以采用主存- 辅存层次的设计和管理提高整机的速度；针对控制器，可以通过指令流水或超标量设计技术提高整机的速度