eda实验7段数码显示译码器(共11页)

1、精选优质文档-倾情为你奉上7段数码显示译码器设计宁夏大学 物理电气信息学院 2010级通信工程专业 马福蕊 2012/12/16【摘要】7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。本实验中的7段译码管输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。【关键字】七段显示译码器；VHDL语言；Quartus软件一、相关介绍1、VHAL语言的简介VHDL 的英文全名是 Very-H

2、igh-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其

3、内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言用于数字系统设计的主要优点是：允许用软件描述系统的硬件结构，即描述系统怎样分解为子系统和子系统间怎样互连；允许使用类似常用编程语言形式的系统功能指标；允许对系统设计在制造前以低廉的花费进行性能模拟验证；允许设计的详细结构从更抽象的性能指标出发沿自顶向下的路线分层次地进行综合；允许设计重用和在可编程ASIC器件上生成设计芯片。2、Quartus II的简介Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、

4、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件； 芯片（电路）平面布局连线编辑； LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成

5、第三方EDA软件使用的VHDL网表文件和Verilog网表文件。二、课程设计 1、熟悉Quartus软件应用环境，了解实验流程。 2、编写简单的VHDL代码，并在Quartus中进行调试和验证，并在EDA6000中下载代码和验证。3、学习7段数码显示译码器的设计。三、设计实现仪器及环境QUARTUS II 软件、 EDA6000等相关软件和试验仪连接线和ByteBlasterMV连接线。四、设计步骤及结果1、创建文件夹并编辑设计文件在D盘中创建文件夹取名ex4。打开Quartus，选择菜单File中New。在New窗口中的Device Design File中选择语言类型VHDL File。在

6、该编译窗口中键入本实验程序。将其保存在D盘的ex4文件夹里。文件名与实体名一致，类型为vhd。程序如下 LIBRARY IEEE ; -库使用说明 USE IEEE.STD_LOGIC_1164.ALL ; -开始改程序包所有项目 ENTITY DecL7S IS -定义实体 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; -定义信号量及端口模式数据类型 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; -同上 END ; -结束实体定义 ARCHITECTURE one OF DecL7S IS -结构体描述

7、BEGIN -结构体描述开始 PROCESS( A ) -进程语句 BEGIN -进程描述开始 CASE A(3 DOWNTO 0) IS -CASE结构 WHEN "0000" => LED7S <= "" ; - X"3F"'0（当输入信号量a为0000时将赋给led7s,即7段led数码管显示0） WHEN "0001" => LED7S <= "" ; - X"06"'1（同上） WHEN "0010" =&

8、gt; LED7S <= "" ; - X"5B"'2 WHEN "0011" => LED7S <= "" ; - X"4F"'3 WHEN "0100" => LED7S <= "" ; - X"66"'4 WHEN "0101" => LED7S <= "" ; - X"6D"'5 WHEN &qu

9、ot;0110" => LED7S <= "" ; - X"7D"'6 WHEN "0111" => LED7S <= "" ; - X"07"'7 WHEN "1000" => LED7S <= "" ; - X"7F"'8 WHEN "1001" => LED7S <= "" ; - X"6F"

10、;'9 WHEN OTHERS => NULL ; -当输入超过9时，数码管不显示 END CASE ; -CASE语句结束 END PROCESS ; -进程描述结束 END ; -结构体描述结束2、创建工程 （1）选择菜单File中New Project Wizard命令，在如下“工程设置”对话框中单击右侧“”按钮，找到文件夹D:ex4，选中已存盘的ex4.vhd的文件。单击Next，将与工程有关的文件加入此工程。（2） 选择仿真器和综合器类型。都选默认的None。（3） 选择目标芯片ACEX1K系列的EP1K30TC144-3，如下：（4） 工具设置。这里默认使用Quart

11、us自含的所有设计工具。 （5）结束设置。3、编译前设置 （1）选择FPGA目标芯片。（创建工程时已选定） （2）选择配置器件的工作方式。单击Device & Pin Options按钮，选择General项。设置如下：（3）选择配置器件和编程方式。（4）选择输出设置。（5） 选择目标闲置引脚的状态。4、全程编译选择Processing菜单中的Start Compilation项，启动全程编译。如下： 5、时序仿真（1）打开波形编辑器。选择菜单File中的New项，选择Vector Waveform File，单击OK，即出现空白的波形编辑器。 （2）设置仿真时间区域。在Edit菜单中

12、选择End Time项，在弹出的Time栏中输入50，单位是µm，单击OK即可。（3）波形文件存盘。选择File中的Save as项，默认存入D:ex4中。（4）将工程ex4中的端口信号名选入波形文件编辑器中。 选择View菜单中Utility Windows项的Node Finder选项。找出ex4中所用的引脚号， 并拖入波形文件编辑器中，如下图所示： （5）编辑输入波形并进行仿真器参数设置。 （6）启动仿真器并观察结果。如下图;6、生成符号6、生成RTL电路图 7、引脚设置与下载 选择Assignments菜单中的Pins按钮。用鼠标将编辑窗口左侧的信号名逐个拖入右侧器件对应的引

13、脚上即可。（引脚号在软件EDA6000的ACEX1K30芯片中的模式4中找） 8、配置文件下载连接好试验线路，打开电源开关。选择菜单Tools中的Programmer，弹出如图对话框。在模式Mode选择Passive Serial，将工具栏中Use bitstream compression to configure devices when avaible选项去掉。在Hardware Setup对话框中选定ByteBlaster MVLPT1。单击Start按钮，则文件被下载到FPGA实验板中。在实验箱上观察结果，验证7段显示译码器设想。结果如下：五、设计总结通过这次设计我们了解并掌握VHD

14、L硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL 程序设计等知识综合运用于电子系统的设计中，基本掌握了运用VHDL 设计电子系统的流程和方法，加强和培养了自己对电子系统的设计能力。我们也了解了VHDL的一些知识，VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言作为一种国际标准化的硬件描述语言，自1987年获得IEEE批准以来，经过了1993年和2001年两次修改，至今已被众多的国际知名电子设计自动化（EDA）工具研发商所采用，并随同EDA设计工具一起广泛地进入了数字系统设计与研发领域，目前已成为电子业界普遍接受的一种硬件设计技术