时序逻辑设计实践第二部分

1、第第8 8章章 时序逻辑设计实践时序逻辑设计实践( (二二) )数字逻辑设计及应用数字逻辑设计及应用SSISSI型锁存器和触发器型锁存器和触发器MSIMSI器件：计数器、移位寄存器器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性其它：文档、迭代、故障和亚稳定性8.5 8.5 移位寄存器移位寄存器（shift registershift register）串行输入串行输入serial inputSERINSEROUT串行输出串行输出serial output串入串出移位寄存器串入串出移位寄存器可以使一个信号延迟可以使一个信号延迟n n 个时钟周期之后再输出个时钟周期之后再输出串入并出移位

2、寄存器结构串入并出移位寄存器结构串入串入serial-inSERIN1Q2QNQ并出并出parallel-out可以用来完成可以用来完成串并转换串并转换serial-to-parallelconversion并入串出移位寄存器结构并入串出移位寄存器结构多路复用结构多路复用结构LOAD/SHIFTSERINSEROUT并入并出移位寄存器结构并入并出移位寄存器结构LOAD/SHIFTSERIN1Q2QNQMSIMSI移位寄存器移位寄存器 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASE

3、RBP521 图图 8-504 4位通用移位寄存器位通用移位寄存器74x19474x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入左移输入左移输入右移输入右移输入4 4位通用移位寄存器位通用移位寄存器74x19474x19400S1S0保持保持S1 S0S1 S010左移左移01右移右移11载入载入P522 图图8-51Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INi通用移位寄存器通用移位寄存器S1 S0 功能功能0 0 保持保持0

4、1 右移右移1 0 左移左移1 1 载入载入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299输入输出采用双向三态数据线输入输出采用双向三态数据线P524 图图8-53 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移移位位寄寄存存器器的的扩扩展展并行输入并行输入（8 8位）位）并行并行输出输出8 8位位移位寄存器计数器移位寄存器计数器D0 = F ( Q0 , Q1 , , Qn-1 )反反

5、 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般结构：一般结构：1000010000010010有效状态有效状态其他状态其他状态环型计数器环型计数器D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自启动的非自启动的无效状态无效状态D0 = Qn-1有效状态有效状态无效状态无效状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3

6、自启动的自启动的自校正的自校正的扭环计数器扭环计数器（Johnson CounterJohnson Counter）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001无效无效有效的状态循环有效的状态循环dddddddd最小成本最小成本自校正设计自校正设计1、确定有效的状态循环、确定有效的状态循环2、对无效状态进行处理，、对无效状态进行处理， 使其进入有效循环。使其进入有效循环。Q0 Q1 Q2 Q31111000011110000Q0Q100 01 11 1000011

7、110Q2Q3D0100001000110011101111011100110001有有效效无无效效100101001010110101101011010100101D0 = Q3 + Q2Q1= ( (Q2Q1) Q3)D0 = Q3 + Q2Q14 4位位8 8状态自校正的状态自校正的JohnsonJohnson计数器计数器利用通用寄存器利用通用寄存器7474x194x194实现环形计数器实现环形计数器Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET载入载入Q0Q1Q2Q3CLOCK自校正的自校正的利用通用寄存器利用通用寄存器7474x194x194实现

8、扭环计数器实现扭环计数器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LS1S0接成左移形式接成左移形式自校正改进：自校正改进：（法一）（法一）D0 = Q3 + Q2Q1Q0Q1Q2Q3利用通用寄存器利用通用寄存器7474x194x194实现扭环计数器实现扭环计数器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_L自校正改进：自校正改进：（法二）利用置数（法二）利用置数每当电路出现每当电路出现0XX0下一状态就是下一状态就是0001D0 = Q3+Q0Q0Q1Q2Q3线性反馈

9、移位寄存器（线性反馈移位寄存器（LFSRLFSR）计数器）计数器LFSR计数器计数器 有有 2n-1 种有效状态种有效状态 最大长度序列发生器最大长度序列发生器反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型计数器的一般结构移位寄存器型计数器的一般结构利用反馈逻辑可以实现利用反馈逻辑可以实现 模模2 2模模16 16 的计数器的计数器RESET_LCLOCK线性反馈移位寄存器（线性反馈移位寄存器（LFSRLFSR）计数器计数器奇校验电路奇校验电路全全0态的下一状态？态的下一状态？反馈方程反馈方程 P535 表表8-

10、21LFSR计数器计数器 有有 2n-1 种有效状态种有效状态 最大长度序列发生器最大长度序列发生器伪随机序列伪随机序列发生器发生器EN猜谜游戏机猜谜游戏机L1L4ERRG1G4CLOCK使能输入随机产生使能输入随机产生典型应用：产生逻辑电路的测试输入信号典型应用：产生逻辑电路的测试输入信号 用于检错及纠错码的编码和译码电路用于检错及纠错码的编码和译码电路LFSRLFSR计数器计数器串串/ /并转换并转换源模块源模块Source module目的模块目的模块 Destination module控制控制电路电路控制控制电路电路并并- -串串转换器转换器串串- -并并转换器转换器并行并行数据数据

11、并行并行数据数据串行数据串行数据SYNC同步脉冲同步脉冲并串转换并串转换 CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行数据并行数据 SDATACLOCKCLOCKSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163计计数数低低位位计计数数高高位位时时隙隙数数位位数数RESET_L到到目目标标+5V CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCK CLKCLRLDENPENTA

12、 QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163SYNC+5V CLKEN1D 1Q2D 2Q3D 3Q4D 4Q5D 5Q6D 6Q7D 7Q8D 8Q74x377并行并行数据数据位数位数+5V+5V串并转换串并转换顺序脉冲发生器顺序脉冲发生器利用移位寄存器构成利用移位寄存器构成 注意自校正（环形计数器注意自校正（环形计数器 P530P530）利用计数器和译码器构成利用计数器和译码器构成 注意注意“毛刺毛刺”（二进制计数器的状态译码（二进制计数器的状态译码 P513P513）CLKQ0Q1Q2Q3序列信号发生器序列信号发

13、生器 用于产生一组特定的串行数字信号用于产生一组特定的串行数字信号例：设计一个例：设计一个 110100 序列信号发生器序列信号发生器利用触发器利用触发器利用计数器利用计数器利用移位寄存器利用移位寄存器利用利用D D触发器设计一个触发器设计一个110100110100序列信号发生器序列信号发生器1、画状态转换图、画状态转换图2、状态编码、状态编码000101 表示表示 S0 S5S0S1S5S2S4S3/1/1/0/1/0/03、列状态转换输出表、列状态转换输出表0 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0Q2Q1Q0

14、Q2*Q1*Q0*Y1101004、得到激励方程和输出方程、得到激励方程和输出方程 考虑未用状态的处理考虑未用状态的处理5、得到电路图、得到电路图000001用计数器和数据选择器构成用计数器和数据选择器构成序列信号发生器序列信号发生器74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个例：产生一个8位的序列信号位的序列信号 00010111+5V+5V序列序列信号信号输出输出用移位寄存器构成用移位寄存器构成序列信号发生器序列信号发生器例：产生一个例：产生一个8位的序列信号位的序列信号 00010

15、11110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0Q2Q1Q0010001 11 10D01101001D = Q2Q1Q0 + Q2Q1 + Q2Q0 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器构成用移位寄存器构成序列信号发生器序列信号发生器例：产生一个例：产生一个8位的序列信号位的序列信号 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0D = Q2Q1

16、Q0 + Q2Q1 + Q2Q0组合逻辑组合逻辑移位寄存器实现序列检测功能移位寄存器实现序列检测功能设计一个设计一个110串行序列检测电路，串行序列检测电路，利用移位寄存器实现利用移位寄存器实现 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZBZ当电路检测到当电路检测到输入输入A 连续出现连续出现110 时，时，输出输出Z为为1输入输入A 连续出现连续出现110， 且输入且输入B为为1 时，时，输出输出Z为为1。8.68.6迭代与时序电路迭代与时序电路PICI COPOCLK寄存器寄存器CLOCKPIjPOj串行比较器（串行比较器

17、（P547）、）、串行加法器（串行加法器（P548）空间与时间的折衷空间与时间的折衷同步设计中的其他问题同步设计中的其他问题8.7 8.7 同步系统结构和设计方法同步系统结构和设计方法8.8 8.8 同步设计中的障碍同步设计中的障碍竞争和冒险可以不考虑竞争和冒险可以不考虑（P548）时钟偏移时钟偏移（P553）选通时钟：设计合理的时钟使能端选通时钟：设计合理的时钟使能端（P557）异步输入：利用好的同步器协调异步输入异步输入：利用好的同步器协调异步输入同步系统同步系统 分解分解 模块结构模块结构数据单元数据单元 + 控制单元控制单元data unitcontrol unit寄存器、计数器、存储

18、器寄存器、计数器、存储器产生控制信号（状态机）产生控制信号（状态机）（P558图图8-94 、P561图图8-96 、P565）同步系统结构同步系统结构命令命令控制控制控制控制控制控制数据输入数据输入数据输出数据输出输输 入入输输 出出数据单元数据单元data unit控制单元控制单元control unit（状态机）（状态机）时钟时钟条件条件命命 令令控制控制控制控制控制控制数据输入数据输入数据数据 输出输出输输 入入输输 出出数据单元数据单元控制单元控制单元（状态机）（状态机）时钟时钟条件条件时钟时钟控制单元状态控制单元状态数据单元输出数据单元输出有效有效数据单元控制输入数据单元控制输入有效有效数据单元条件数据单元条件有效有效控制单元激励输入控制单元激励输入数据单元结果输入数据单元结果输入时钟偏移时钟偏移同一个时钟信号在不同的时刻到达不同的器