EDA技术期末试卷含答案

1、一、单项选择题（30分）1以下描述错误的是 C AQuartusII是Altera提供的FPGA/CPLD集成开发环境BAltera是世界上最大的可编程逻辑器件供应商之一CMAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品DQuartusII完全支持VHDL、Verilog的设计流程2以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII3以下器件中属于Xilinx 公司生产的是 C AispLSI系列器件 BMAX系列器件CXC

2、9500系列器件 DFLEX系列器件4以下关于信号和变量的描述中错误的是 B A信号是描述硬件系统的基本数据对象，它的性质类似于连接线B信号的定义范围是结构体、进程C除了没有方向说明以外，信号与实体的端口概念是一致的D在进程中不能将变量列入敏感信号列表中5以下关于状态机的描述中正确的是 B AMoore型状态机其输出是当前状态和所有输入的函数B与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期CMealy型状态机其输出是当前状态的函数D以上都不对6下列标识符中， B 是不合法的标识符。APP0BEND CNot_AckDsig7大规模可编程器件主要有FPGA、CPLD两类，下列

3、对CPLD结构与工作原理的描述中，正确的是 C 。ACPLD即是现场可编程逻辑器件的英文简称BCPLD是基于查找表结构的可编程逻辑器件C早期的CPLD是从GAL的结构扩展而来D在Altera公司生产的器件中，FLEX10K 系列属CPLD结构8综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。A综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射

4、过程，并且这种映射关系是唯一的（即综合结果是唯一的）9嵌套使用IF语句，其综合结果可实现 A 。A带优先级且条件相与的逻辑电路 B条件相或的逻辑电路C三态控制电路 D双向控制电路10在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。Aif clk'event and clk = 1 then Bif falling_edge(clk) then Cif clkevent and clk = 0 then Dif clkstable and not clk = 1 then11下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A原理图/HDL文本输入适配综

5、合功能仿真编程下载硬件测试B原理图/HDL文本输入功能仿真综合适配编程下载硬件测试C原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D原理图/HDL文本输入功能仿真适配编程下载综合硬件测试12在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。APROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动B敏感信号参数表中，应列出进程中使用的所有输入信号C进程由说明部分、结构体部分、和敏感信号参数表三部分组成D当前进程中声明的变量也可用于其他进程13下列语句中，不属于并行语句的是 B A进程语句 BCASE语句C

6、元件例化语句 DWHENELSE语句14VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 D AIEEE库 BVITAL库 CSTD库 DWORK库15VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。A器件外部特性 B器件的综合约束C器件外部特性与内部功能 D器件的内部功能二、EDA名词解释，写出下列缩写的中文含义（10分）1CPLD：复杂可编程逻辑器件2ASIC：专用集成电路3LUT：查找表4EDA：电子设计自动化5ROM：只读存储器三、程序填空题（20分）以下是一个模为24（023）的8421BCD码加法计数器VHD

7、L描述，请补充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : IN STD_LOGIC ; SHI, GE : OUT INTEGER RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='1' then IF GE1 = 9 THEN GE1 <= 0 ; S

8、HI1<=SHI1+1; ELSIF SHI1=2 AND GE1=3 THEN SHI1<=0; GE1<=0; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1;END bhv;四、程序改错题（仔细阅读下列程序后回答问题，12分）1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 USE IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS 5 PORT ( CLK : IN STD_LOG

9、IC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7 END gc; 8 ARCHITECTURE bhv OF gc IS9 SIGNAL Q1 : RANGE 0 TO 9; 10 BEGIN 11 PROCESS (clk,Q) 12 BEGIN13 IF RISING_EDGE(CLK) THEN 14 IF Q1 < "1001" THEN15 Q1 <= Q1 + 1 ; 16 ELSE 17 Q1 <= (OTHERS => '0'); 18 END IF;19 END IF; 2

10、0 END PROCESS ;21 Q <= Q1; 22 END bhv;程序编译时，提示的错误为：Error: Line 9: File e:myworktestgc.vhd: VHDL syntax error: subtype indication must have resolution function or type mark,but found RANGE insteadError: Line 11: File e:myworktestgc.vhd: interface Declaration error:can't read port "Q"

11、 of mode OUT请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）答：（1）第9行有误，SIGNAL Q1 : RANGE 0 TO 9数据类型有误，应该改成SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)（2）第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESS (clk) 五、（28分）1试用VHDL描述一个外部特性如图所示的D触发器。（10分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mydff IS PORT(CLK:IN S

12、TD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF mydff ISBEGIN PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN Q<=D; END IF; END PROCESS;END;2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。（18分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FSM2 IS PORT ( clk,reset,in1 : I

13、N STD_LOGIC; out1 : OUT STD_LOGIC_VECTOR(3 downto 0);END;ARCHITECTURE bhv OF FSM2 IS TYPE state_type IS (s0, s1, s2, s3); SIGNALcurrent_ state,next_state: state_type;BEGIN P1:PROCESS(clk,reset) BEGIN IF reset = 1 THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THEN current_state

14、 <=next_state; END IF; END PROCESS; P2:PROCESS(current_state) BEGIN case current_state is WHEN s0 => IF in1=1THEN next_state<=s1; ELSE next_state<=s0; END IF; WHEN s1 => IF in1='0'THEN next_state<=S2; ELSE next_state<=s1; END IF; WHEN s2 => IF in1='1'THEN next

15、_state<=S3; ELSE next_state<=s2; END IF; WHEN s3 => IF in1='0'THEN next_state<=S0; ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGIN case current_state is WHEN s0 => IF in1=1THEN out1<=“1001”; ELSE out1<="0000" END IF; WHEN s1 => IF in1='0'THEN out1<="1100" ELSE out1<="1001" EN