EDA课程设计——数字钟

1、EDA设计报告 题 目： 数字钟 姓 名： 学 院： 专 业： 班 级： 学 号： 指导教师： 2010年6月7日目录一 数字钟的设计目的二 数字钟设计的内容三 数字钟程序设计的思路四 数字钟设计的整体框图 五 数字钟的下载和硬件测试六 心得体会第一章 数字钟的设计目的1.学习数字钟的设计方法2.学习较复杂的的数字系统的设计方法第二章 数字钟设计的内容 数字钟是数字电路中的一个典型应用，本设计实现数字钟的一些基本功能，能进行正常的时.分.秒计时功能，能实现整点报时功能，当计时达到59分52秒时开始报时，在59分52秒,59分,54秒,59分56秒,59分58秒时鸣叫，鸣叫的频率为500HZ，在

2、到达59分60秒时最后一声整点报时，频率为1HZ。其外部接口及总体设计框图如图，包含control.sec.main.hour.sst五大模块。其中时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器 第三章 数字中设计的思路1.control模块：实现修改时间功能，其子模块con1功能为采集修改数值。 control控制模块的VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE

3、.STD_LOGIC_UNSIGNED.ALL;ENTITY control IS PORT( s:IN STD_LOGIC_VECTOR(5 DOWNTO 0); rst0,clk:IN STD_LOGIC; min1,min0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); sec1,sec0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); hour1,hour0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE one OF control IS SIGNAL min11,min00,sec11,s

4、ec00,hour11,hour00:STD_LOGIC_VECTOR(3 DOWNTO 0); COMPONENT con1 IS PORT(s,rst:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COMPONENT con1; BEGIN u0:con1 PORT MAP(s=>s(0),rst=>rst0,q=>sec00); u1:con1 PORT MAP(s=>s(1),rst=>rst0,q=>sec11); u2:con1 PORT MAP(s=>s(2),rst=>

5、rst0,q=>min00); u3:con1 PORT MAP(s=>s(3),rst=>rst0,q=>min11); u4:con1 PORT MAP(s=>s(4),rst=>rst0,q=>hour00); u5:con1 PORT MAP(s=>s(5),rst=>rst0,q=>hour11); PROCESS(clk) BEGIN IF clk'EVENT AND clk='1' THEN sec1<=sec11; sec0<=sec00; min1<=min11; min0&

6、lt;=min00; hour1<=hour11; hour0<=hour00; END IF; END PROCESS;END;2.con1 模块：实现对按键数的统计，按键一次，计数器加1，如果大于9时，自动清零。 con1模块的VHDL源代码如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY con1 IS PORT(s,rst:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE one

7、OF con1 IS SIGNAL q1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(s,rst) BEGIN IF rst='1' THEN q1<="0000" ELSIF s'EVENT AND s='1' THEN IF q1<"1001" THEN q1<=q1+1; ELSE q1<="0000" END IF; END IF; END process; q<=q1;END;3.sst模块：为整点报时提供控制信

8、号，当58min，秒为52,54,56,58时，q500输出为“1”，秒为00时，q1k输出“1”，这两个信号经过逻辑门实现报时功能。 sst 模块的VHDL源代码如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sst IS PORT(m1,m0,s1,s0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); clk:IN STD_LOGIC; q500,q1k:OUT STD_LOGIC);END;ARCHITECTURE one OF sst IS BEGIN

9、PROCESS(clk) BEGIN IF clk'EVENT AND clk='1' THEN IF m1="0101" AND m0="1001" AND s1="0101" THEN IF s0="0001" or s0="0011" or s0="0101" or s0="0111" THEN q500<='1' ELSE q500<='0' END IF; END IF; IF

10、m1="0101" AND m0="1001" AND s1="0101" AND s0="1001" THEN q1k<='1' ELSE q1k<='0' END IF; END IF; END PROCESS;END;4. ccc模块：对系统时钟clk输入时4MHz频率进行分频，产生频率分别为1000HZ，500HZ和1HZ的时钟信号。ccc模块的VHDL源代码如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.S

11、TD_LOGIC_UNSIGNED.ALL;ENTITY ccc IS PORT( clk:IN STD_LOGIC; q500,q1k,q1sec:OUT STD_LOGIC);END;ARCHITECTURE one OF ccc IS SIGNAL x,y,z:STD_LOGIC; BEGIN PROCESS(clk) VARIABLE cnt:INTEGER RANGE 0 TO 1999; BEGIN IF clk'EVENT AND clk='1' THEN IF cnt<1999 THEN cnt:=cnt+1; ELSE cnt:=0; x<

12、=NOT x; END IF; END IF; END PROCESS; q1k<=x; PROCESS(x) BEGIN IF x'EVENT AND x='1' THEN y<=not y; END IF; END PROCESS; q500<=y; PROCESS(y) VARIABLE cnt:INTEGER RANGE 0 TO 499; BEGIN IF y'EVENT AND y='1' THEN IF cnt<499 THEN cnt:=cnt+1; ELSE cnt:=0; z<=NOT z; EN

13、D IF; END IF; END PROCESS; q1sec<=z;END;5.hour模块 源代码如下library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity hour is Port ( clk ,clr: in std_logic; rst : in std_logic; hour0,hour1:in std_logic_vector(3 downto 0); hour11 : buffer std_logic_

14、vector(3 downto 0); hour00 : buffer std_logic_vector(3 downto 0); co : out std_logic); end hour; architecture behav of hour is signal cnt1,cnt0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1'then cnt1<="0000" cnt0<="0000"elsif rst='1' then

15、cnt1<=hour1; cnt0<=hour0;elsif clk'event and clk='1'thenif cnt1="0010" and cnt0="0100"then co<='1' cnt1<="0000" cnt0<="0000"elsif cnt0<"1001"then cnt0<=cnt0+1; co<='0' else cnt0<="0000"

16、 if cnt1<"0010"then cnt1<=cnt1+1; co<='0' end if; end if ;end if ;end process;hour11<=cnt1;hour00<=cnt0;end behav;6.min模块源代码如下library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity min is Port ( clk ,clr: in s

17、td_logic; rst : in std_logic; min0,min1:in std_logic_vector(3 downto 0); min11 : buffer std_logic_vector(3 downto 0); min00 : buffer std_logic_vector(3 downto 0); co : out std_logic); end min; architecture behav of min is signal cnt1,cnt0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr

18、='1'then cnt1<="0000" cnt0<="0000"elsif rst='1' then cnt1<=min1; cnt0<=min0;elsif clk'event and clk='1'thenif cnt1="0110" and cnt0="1001"then co<='1' cnt1<="0000" cnt0<="0000"elsif cn

19、t0<"0110"then cnt0<=cnt0+1; co<='0' else cnt0<="0000" if cnt1<"1001"then cnt1<=cnt1+1; co<='0' end if; end if ;end if ;end process;min11<=cnt1;min00<=cnt0;end behav;7.sec模块源代码如下library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEE

20、E.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity sec is Port ( clk ,clr: in std_logic; rst : in std_logic; sec0,sec1:in std_logic_vector(3 downto 0); sec11 : buffer std_logic_vector(3 downto 0); sec00 : buffer std_logic_vector(3 downto 0); co : out std_logic); end sec; architecture beh

21、av of sec is signal cnt1,cnt0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1'then cnt1<="0000" cnt0<="0000"elsif rst='1' then cnt1<=sec1; cnt0<=sec0;elsif clk'event and clk='1'thenif cnt1="0110" and cnt0="10

22、01"then co<='1' cnt1<="0000" cnt0<="0000"elsif cnt0<"0110"then cnt0<=cnt0+1; co<='0' else cnt0<="0000" if cnt1<"1001"then cnt1<=cnt1+1; co<='0' end if; end if ;end if ;end process;sec11<=c

23、nt1;sec00<=cnt0;end behav;8.10分频的VHDL语言LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen10 IS PORT(clk:IN STD_LOGIC; q:OUT STD_LOGIC);END fen10;ARCHITECTURE behav OF fen10 ISBEGIN PROCESS(clk) VARIABLE cnt:INTEGER RANGE 0 TO 9; BEGIN IF clk'EVENT AND clk='1' THEN IF cnt<9 THEN cnt:=cnt+1; q<='0' ELSE cnt:=0; q<='1' END IF; END IF; END PROCESS;END b