2018年4月电子电路EDA答案

1、、单项选择题1.B2.D3.C4.D5.A6.C7.A8.B9.C10.D11.A12.A13.B14.D15.B、名词解释题16. 电子设计自动化(Electronics Design Automation )17. 硬件描述语言(Hardware Description Language)18. 知识产权核(intellectual property core )三、判断改错题19. 对。20. 对。21. 错。交换“硬IP Core”和“软IP Core”的位置22. 错。将“功能仿真”改为“时序仿真”四、简答题23. 传统的设计方法都是自底向上的，即首先确定可用的元器件，然后根据这些器

2、件进行逻 辑设计，完成各模块后进行连接，并形成系统，最后经调试、测量看整个系统是否达到规定的性能指标。这种设计方法常常受到设计者的经验及市场器件情况等因素的限制，且没有明显的规律可循。另外，系统测试在系统硬件完成后进行，如果发现系统设计需要修改，则需要重新制 作电路板，重新购买器件，重新调试与修改设计。整个修改过程需要花费大量的时间与经费。 再者，传统的电路设计方式是原理图设计方式，而原理图设计的电路对于复杂系统的设计、 阅读、交流、修改、更新和保存都十分困难，不利于复杂系统的任务分解与综合。基于EDA技术的所谓“自顶向下”的设计方法主要采用并行工程和“自顶向下”的设 计方法，使开发者从一开始

3、就要考虑到产品生成周期的诸多方面，包括质量、成本、开发时间及用户的需求等。该设计方法首先从系统设计入手， 在顶层进行功能划分和结构设计， 由于采用高级语言 描述，因此能在系统级采用仿真手段验证设计的正确性，然后再逐级设计底层的结构，用 VHDL、Verilog HDL 等硬件描述语言对高层次的系统行为进行电路描述，最后再用逻辑综合 优化工具生成具体的门级逻辑电路的网表， 其对应的物理实现级可以是印刷电路板或专用集 成电路。“自顶向下”设计方法的特点表现在以下几个方面：(1) 基于可编程逻辑器件 PLD和EDA开发工具支撑。(2) 采用系统级、电路级和门级的逐级仿真技术，以便及早发现问题，进而修

4、改设计方案。(3) 现代的电子应用系统正向模块化发展，或者说向软、硬核组合的方向发展。对于以 往成功的设计成果稍作修改、组合就能投入再利用，从而产生全新的或派生的设计模块。(4) 由于采用的是结构化开发手段，所以可实现多人多任务的并行工作方式，使复杂系 统的设计规模和效率大幅度提高。(5) 在选择器件的类型、规模、硬件结构等方面具有更大的自由度。24. 随着集成度的不断提高，IC行业的产品更新换代的周期越来越短，使用IP Core能更快地完成大规模电路的设计；利用IP Core可使设计师不必了解设计芯片所需要的所有技术，从而降低了芯片设计的技术难度；调用IP Core能避免重复劳动，大大减轻了

5、工程师的负担；复制IP Core是不需要花费任何代价的。因此， 使用IP Core称为目前现代数字系统设计的发 展趋势。25. 在整个设计流程中仿真的地位十分重要，行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试等， 都离不开仿真。 完成设计输入并成功进行编译仅能说明设计符 合一定的语法规范， 并不能说明设计功能的正确性， 因为在芯片内部存在着传输延时， 工作 时并不一定严格按照程序运行。 此外， 在高频的情况下， 对时钟的建立时间和保持时间等都 有严格的要求， 所以实际运行的结果与程序往往不相符或毛刺过多，只有通过仿真才能了解程序在芯片内部的工作情况， 然后根据情况和需要进行修

6、改和优化，以便于在成品前发现问题，进而解决问题，完善设计。所以，在现代数字系统设计中需要进行系统仿真。26. CPLD中的逻辑单元采用 PAL结构，由于这样的单元功能强大，一般的逻辑在单元内均可实现，故互连关系简单，一般通过集总总线即可实现，与FPGA同样集成规模的芯片相比内部触发器的数量较少。逻辑单元功能强大的CPLD还具有很宽的输入结构，适用于实现高级的有限状态机， 如控制器等，这种系统逻辑复杂， 输入变量多，但对触发器的需求量相对较 少。FPGA逻辑单元采用查找表结构，每单元只有一个或两个触发器，这样的工艺结构占用 芯片面积小、速度高，每块芯片上能集成的单元数多，但逻辑单元的功能较弱。要

7、实现一个 较复杂的逻辑功能，需要几个这样的单元组合才能完成。小单元的FPGA较适合数据型系统，这种系统所需的触发器数量多，但逻辑相对简单。五、程序分析题27.(1) datan1 data_temp(2) 2' bOO2'b0128. reg always六、编程题29.moduleBCD_Dec7(data_ in, data_out);output6:0 data_out;in put3:0data_i n;reg6:0 data_out;always (data_ in)begincase(data_ in)4'b0000: q=7'b0111111;4&

8、#39;b0001: q=7'b0000110;41)0010: q=7'b1011011;4b'0011: q=7'b1001111;4b'0100: q=7'b1100110;4b'0101: q=7'b1101101;4b'0110: q=7'b1111101;4b'0111: q=7'b0000111;4b'1000: q=7'b1111111;4b'1001: q=7'b1101111;default: q=8'b0111111;endcaseend

9、endmodule30.module FSM(clk,din,reset,out);input clk,din,reset;output out;reg1:0 state,next_state;parameter idle=2b '00,s1=2b'01,s2=2b'10;always (posedge clk) / 状态更新beginif(reset)state=idle;elsestate=next_state;begin/ 根据当前状态和输入，计算下一个状态和输出 always (state or din)begincase(state)idle:beginif(din)beginnext_state=s1;out=0;endelsebeginnext_state=idle;out=0;endends1:beginif(din)beginnext_state=s1;out=0;endelsebeginnext_state=s2; out=0;endends2:beginif(din)beginn