高速cmos-模拟集成电路中的静电保护电路设计--(3)

1、高速emos模拟集成电路中的静电保护电路设计作者：吴鹏，何乐年，陈曦时间：2007-01-10来源：摘 要：分析了静电放电（ESD）保护的基本原理，指出了传统的用于模拟电路 的ESD保护电路在高速电路应用中的局限性。提出了在端口的栅极接地NMOS 管和栅极接电源PMOS管的基础上，加上电源与地之间的高速静电泻放回路（片 上保护）的新电路结构。仿真结果表明，该电路满足USB2.0高速接口电路的 ESD保护要求。试验测试结果表明该ESD保护电路在人体模式下的击穿电压在 正负2 500 V以上，具有实际的应用意义。关键词：静电放电保护；人体模型；片上保护；栅极接地的NMOS随着超大规模集成电路工艺技

2、术的不断提高，目前CMOS集成电路已经进入 了超深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅耐 压能力显著下降，集成电路失效的产品中有35 %是由于ESD问题所引起的。因 此CMOS集成电路的静电放电（Elect rostaticDischarge , ESD）保护电路的 设计越来越受到了电路设计者的重视。ESD保护电路是为芯片电路提供静电电流的放电路径，以避免静电将内部电 路击穿。曲于静电一般来自外界，例如人体、机器，因此ESD保护电路通常在 芯片的压焊盘（PAD）的周圉。输岀压焊盘一般与驱动电路相连，即与大尺寸 的PMOS和NMOS管的漏极相连，因此这类器件本身可以用

3、于ESD保护放电，一 般情况下为了保险，输岀端也加ESD保护电路;而输入压焊盘一般连接到MOS管 的栅极上，因此在芯片的输入端，必须加ESD保护电路。另外，在芯片的电源 （甩1 ）和地（厶矗）端口上也要加ESD保护电路，以保证ESD电流可以从闵d 安全地释放到6ss。作者在传统的模块电路ESD保护电路的基础上提出了应用于高速模拟电路的 ESD保护电路。ESD保护电路原理分析数字电路一般采用两级保护电路，并且在主保护电路和次保护电路中串联一 个限流电阻，而大的限流电阻和ESD钳位器件的节电容会产生一个大的RC延 迟，因此，不适合应用于高速模拟CMOS集成电路中。%图1是CMOS模拟集成电路单级E

4、SD保护电路。ESD钳位器件是栅极接地 的NMOS管(ggNMOS) o为了承受较大的ESD电流，ggNMOS管设计成很大的尺 寸，导致大尺寸的ggNMOS管以及大的漏极PN扩散结在输入端上形成了大的漏 极寄生电容。山于P寄生电容是非线性的可变电容，而高精度的高速模拟集 成电路要求输入端寄生电容为常数，因此ESD钳位器件的寄生电容是高速模拟 集成电路的一个主要误差来源。另外，当静电压通过模拟信号管脚直接加在运 算放大器的两个输入端或者加在以共源形式连接的差分对管的栅极时，极高的静 电压很容易将MOS管的栅氧化层击穿。此时单个的ggNMOS管无法起到保护作 用。因此，Ket等人提出了用ggPMO

5、S和ggNMOS管一起组成ESD保护电路，如 图2所示，其中必3、必3各为扯3和此3管漏区的寄生二极管。图2左半边为嵌位(Clamp)电路，当PAD上被加上正的ESD电压时，RC检 测电路经过一个反相器来触发此1管，将大的ESD电流通过大尺寸的面1管释 放到0s o但是该电路的局限性在于不能有效的释放负电压下的ESD电流。并 且山于肚 的值对电路能否正常工作至关重要，所以对其精度要求较高，而只。 的实际工艺误差较大。图2模拟CMOS集成电路互补型ESD保护电路高速模拟电路中的ESD保护电路设计图3是文中提出的应用于高速模拟电路的输入ESD保护电路。该电路的左 半部为对称的两个嵌位电路，分别检测

6、正、负ESD电压，其中坏,J/1等效为 电阻，而源漏衬底短接的胡,切 等效为电容。当正的ESD电压产生时，即某 一瞬间，到闵d有一个正的大电流，最左边的嵌位电路工作，大尺寸(500/ 0. 25) 的NM0S管M)导通，泻放ESD电流，其中局，用为H0S管的寄生电阻。一 般来说，芯片的上电时间为毫秒级，而ESD造成的芯片上电时间为纳秒级，因 此很容易将它们区分开来。设计时腮应该大于ESD脉冲的时间常数(100 p F XI. 5 kQ)(人体模型的典型值),同时短于一般上电的时间常数。这样方可 保证在正常的电源上电过程中，加 管是关闭的。由于ESD器件依赖电压的非线性输入电容连接到模拟电路输入

7、管脚，往往 会导致电路不能正常工作，因此，对于模拟电路的ESD保护电路设计，除了要 能满足芯片所要求的人体模型下的耐压要求，所遇到的最大的挑战是使管脚的输 入电容(包括ESD保护器件以及压焊盘上的电容之和)尽可能小并且保持恒定。 而文中提岀的ESD保护电路在0. 25 um的CMOS工艺中，可以承受HBM下的 2. 5 kV的ESD电压，并且输入电容只有0. 6 p Fo为了减小管脚上的输入电 容於和均 的尺寸不能太大，虽然ESD电流泻放的主要器件加 和皿 的尺寸 很大，结电容也很大，但是该电容并没有连到圧焊盘上，所以该电路可以承受较 高的ESD电压，同时输入电容乂比较小。该ESD保护电路的输

8、入电容Cin = 6PAD + 6h +6p ,其中，6PAD为PAD上 电容，NM0S和PM0S上漏极电容为G和0)o PAD上电容相对固定，可以通过 一些优化来减小。漏极电容主要有两部分组成:漏极和栅极之间的电容、漏极的 结电容。在版图不变的情况下，漏栅电容大小基本不变，但漏极结电容会随着 漏极电压的变化而岀现较大变化。当输入信号的电压幅值增大时，NM0S的漏极 结电容会变小，而PM0S的漏极结电容却会增大。因此，在信号电压幅值变化 的时候，PM0S和NM0S的漏极结电容可以形成互补，总的寄生电容相对稳定。 文中提出的电路在保证合适的耐压要求前提下，输入电容较小并且能保持相对恒 定，所以比

9、较适合应用于高速模拟电路。对于每一个输入或输出管脚来讲，按照对地或对电源放电的不同，可以分为 4种放电模式3 :正电荷对地（Positive to 6ss , PS）、负电荷对地 （Negative to Uss , NS）、正电荷对电源（Positive to6Hd , PD）以及负电 荷对电源（Negative to闵d , ND）。因此在设计ESD保护电路是需要考虑上 述4种不同的放电模式。以下分析该电路的基本工作原理，由于同一个M0S管在不同的ESD电压极 性下的耐压值也大不相同,NM0S管在S模式下的耐压值一般高出PS模式下10 倍以上，而PM0S管在PD模式下的耐压值高出ND模式下

10、10倍以上，而一块芯 片的耐压能力是山其所有管脚在所有模式下的最低耐压值所决定的，故要分析4 种放电模式下的电路工作原理，尤其是注意PS和ND模式下的放电途径。该保护电路在NS模式下通过加 释放ESD电流，在PD模式下通过胎 释 放，均能达到较高的耐压值（见表1）。当放电模式是PS模式时，利用电源间 的保护电路来形成一条新的放电路径，电流通过鸥PMOSCfeS）正向偏置的寄生 二极管流向闵d ,闵d和GND之间的电压升高，胶 和廉 构成的RC检测电路, 触发大尺寸的M0S管（血,加）迅速导通，在比d和GND之间形成通路，有 效放电。由于ggPMOS的寄生二极管处于正向偏置，闵d和GND之间泻流

11、管尺 寸很大，所以电路可以承受很大的电压。在ND模式下原理类似，即通过ggNMOS （加）正向偏置的寄生二极管，以及中间的钳位电路泻放ESD电流。图4是上 述Sd到Uss片上保护电路原理的示意图。Spice仿真以及ESD测试结果山于ESD保护电路以及封装所带来的寄生电容和寄生电感对原有输出信号 会有影响，尤其是在高速模拟电路中，频率越高信号畸变越严重，所以建立合适 的仿真模型并进行有效的仿真是必须的。信号一般经过驱动，ESD保护，和封 装引线才能传到芯片外的负载上，封装的模型根据选用的封装形式和厂家提供的 参数决定。一般IC封装会给出端口的寄生电容，电阻和电感，其等效模型如 图5所示。将该模型

12、与前面的ESD保护电路（图3）串连起来就可以得到端口模 型，可用spice对用于USB2. 0的环境，在480 MHz频率下的收发电路进行仿 真，其仿真波形如图6所示。输出端口 outl是不考虑端口模型的影响，480MHz 时钟的输出较为理想，out2是加入端口模型后的时钟输出，波形有所畸变，但 仍能满足电路设计要求。上述ESD保护电路（见图3）在被应用于设计USB2. 0接口芯片中。该芯 片的最高时钟频率为480 MHz ,釆用TSMC公司的0. 25 um混合信号工艺进行 了流片。流片后的芯片用抗静电测试仪（Thermo Keytek公司，型号：ZAPMASTER 714）进行了测试，其结果如表1所示，给出了在上述4种不同的放电模式下的 耐压值。测试结果表明在所有测试条件下的人体模型最高击穿电压（V）超过了 正负2 500 Vo图5负载及封装模型表1480 MHt高連电路芯片ESD测试结果ESD