基于FPGA的DDS信号源设计

1、基于FPGA的DDS信号源设计摘要: 本设计采用直接数字频率合成(DDS)的设计方法，以现场可编程门阵列（FPGA）作为硬件基础，对DDS信号源进行电路设计，利用单片机实现对输出频率和相位的预置及显示的软件控制，通过通信接口下载波形数据实现波形数据更新，可产生高分辨率输出波形。关键词: 直接数字频率合成，现场可编程门阵列，数/模转换器，MCU 中图分类号:0540, 0250 文献标识码: A The design of a DDS generator based on FPGAAbstract: In this paper, an arbitrary waveform generator (

2、AWG) is designed based on the theory of direct digital synthesis (DDS) and on the analysis of the performance of the output signal. The design uses a field programmable-gate-array (FPGA) chip to utilize the AWG. The preset and display of the output frequency and phase are controlled by a micro compu

3、ter unit (MCU). The artribary waveform data can be downloaded and updated from a communication interface. The AWG can produce a high-resolution arbitrary waveform. Key words: DDS, Field Programmable-Gate-Array, Digital-to-Analog Converter, MCU1 引言信号源又称信号发生器是一种常用的仪器，它是一种为电子测量和计量工作提供符合严格技术要求的电信号设备，广泛应

4、用于电子电路、自动控制和科学试验等领域，信号发生器和示波器、电压表、频率计等仪器一样是最普通、最基本的，也是应用最广泛的电子仪器之一，几乎所有的电参量的测量都需要用到信号发生器。一般传统的信号发生器能产生一些规则的信号如正弦波、方波、脉冲波、三角波等, 而任意波形信号发生器可以产生某些不规则的信号乃至于任意信号，可用于对瞬变波形和电子设备中出现的各种干扰的模拟。2 DDS（直接数字频率合成）基本原理直接数字频率合成( Direct Digital Synthesis, 简称DDS)技术是频率合成领域中的一项新技术。如图1为DDS基本组成框图。图1 DDS基本组成框图DDS是基于数值计算信号波形

5、的抽样值来实现频率合成的，其工作原理是根据相位和幅度的对应关系, 通过改变频率控制字来改变相位累加器的累加速度,然后在固定时钟的控制下取样, 取样得到的相位值通过相位幅度转换得到与相位值对应的幅度序列,幅度序列通过数模转换得到模拟形式量化的正弦波输出。图2 DDS各点输出信号波形DDS的核心就是相位累加器，利用它来产生信号递增的相位信息，整个DDS系统在统一的参考时钟下工作，每个时钟周期相位累加器作加法运算一次。加法运算的步进越大，相应合成的相位值变化越快，输出信号的频率也就越高。对于幅值归一化的正弦波信号的瞬时幅值完全由瞬时相位来决定，因为所以相位变化越快，信号的频率越高。ROM表完成将累加

6、器相位信息转换为幅值信息的功能。再由D/A完成数字抽样信号到连续时域信号的转换，D/A输出的台阶信号再经低通滤波器平滑以得到精确的连续正弦信号波形。图2是DDS各点输出信号波形。相位累加器字长为N，DDS控制时钟频率为fc，时钟周期为，频率控制字为K。系统工作时，累加器的单个时钟周期的增量值为，相应角频率为 ，所以DDS的输出频率为，DDS输出的频率步进间隔。因DDS输出信号是对正弦波的抽样合成，所以应满足Niqust定理的要求，即，也就是要求，根据频谱性能的要求，一般取。当DDS相位累加器采用32位字长，时钟频率为30MHz时，它的输出频率间隔可达到。可见，DDS的基于累加器相位控制方式给它

7、带来了微步进的优势。DDS频率合成器具有以下优点：(1)频率分辨率高，输出频点多，可达个频点(假设DDS相位累加器的字长是N)；(2)频率切换速度快，可达us量级；(3)频率切换时相位连续；(4)可以输出宽带正交信号；(5)输出相位噪声低，对参考频率源的相位噪声有改善作用：(6) 只需改写存储器中的波形数据即可产生任意波形：(7)全数字化实现，便于集成，体积小，重量轻。3 基于FPGA的硬件电路设计早期的DDS系统使用分离的数字器件搭接,随着整个电路系统运行频率的升高,采用分离器件构建的DDS电路有其自身无法克服的缺点,主要表现在电磁兼容和系统工作频率上。后来出现的专用DDS芯片极大的推动了D

8、DS技术的发展，DDS专用芯片电路广泛的应用于各个领域。其中以AD公司的产品比较有代表性。如AD7008、AD9850、AD985l、AD9852、AD9858等。其系统时钟频率从30MHz到300MHz不等，其中的AD9858系统时钟更是达到了lGHz。这些芯片还具有调制功能，如AD7008可以产生正交调制信号，而AD9852也可以产生FSK、PSK、线性调频以及幅度调制的信号。这些芯片集成度高，内部都集成了DA转换器，精度最高可达12bit。同时都采用了一些优化设计来提高性能。如这些芯片中大多采用了流水技术，通过流水技术的使用，提高了相位累加器的工作频率，从而使得DDS芯片的输出频率可以进

9、一步提高。通过运用流水技术在保证相位累加器工作频率的前提下，相位累加器的字长可以设计得更长，如AD9852的相位累加器达到了48位，大大提高了输出信号的频率分辨率。由于DDS的周期性，输出杂散频谱往往表现为离散谱线，而这些芯片大多采用了随机抖动技术使离散谱线均匀化，从而提高输出频谱的无杂散动态范围。但专用DDS芯片价格昂贵，且无法实现任意波形输出。CPLD及FPGA的发展为实现DDS提供了更好的技术手段。FPGA(Field Programmable Gate Array)是目前广泛采用的一种可编程器件,它的应用不仅使得数字电路系统的设计非常方便,并且还大大缩短了系统研制的周期,缩小了数字电路

10、系统的体积和所用芯片的品种。而且它的时钟频率已可达到几百兆赫兹,加上它的灵活性和高可靠性,非常适合用于实现波形发生器的数字电路部分。用FPGA设计DDS电路比采用专用DDS芯片更为灵活。因为，只要改变FPGA中的ROM数据，DDS就可以产生任意波形，因而具有相当大的灵活性。相比之下，FPGA的功能完全取决于设计需求，可以复杂也可以简单，而且FPGA芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用FPGA来设计DDS系统具有很高

11、的性价比。用FPGA可以非常方便的实现DDS系统的数字电路环节,且可现场编程进行电路的修改。在 DDS系统中，FPGA的主要完成：（1）保存频率字；（2）保存相位字；（3）构成相位累加器，产生波形RAM的地址；（4）形成波形RAM。本设计选用了一款性价比很高的ALTERA公司的CYCLONE系列FPGA芯片EP1C3T144C8。此芯片有LE约3000个，片内RAM有52Kbits。最小系统板由50MHz晶振、电源部分、插针、指示部分、ROM和开关组成。5V直流电源经过TPS70451转换得到十3.3V和十1.8V的直流电为EP1C3T144C8供电。ROM(XC18V02)为一个掉电存储器，

12、在掉电时可自动保存数据。4个40脚双列插针用于和其他外部设备连接。3.1总体结构图3 系统硬件组成框图本系统硬件组成框图如图3所示。本系统是一个主从式的波形发生器系统,上位机为一台PC机,安装有利用LabWindows/CVI开发的终端软件，完成任意波形数据计算、波形参数设置和波形数据的下载。下位机以单片机和FPGA为核心,还包含控制键盘、LED显示、USB接口以及高速DAC转换器和滤波电路等部分组成。上位机与下位机之间采用USB通信方式，上位机设定波形参数,控制下位机完成频率和相位设置，DDS的输出再经D/A转换及滤波实现波形输出。下位机也可通过4×4矩阵键盘来独立完成频率和相位设

13、置，通过8位LED数码管显示输出波形参数，实现系统固化规则波形输出。3.2 FPGA设计流程图4 FPGA模块设计流程在本设计中主要利用FPGA设计实现DDS的核心部分，即相位累加器、相位加法器、相位寄存器、控制字输入寄存器、波形查找表、任意波形数据寄存器。FPGA模块设计流程如图4所示。该系统可实现常规固定波形输出和任意波形输出。其中相位累加器是一个带有累加功能的32位加法器，它以设定的频率控制字k作为步长来进行加法运算，当其和满时清零，并进行重新运算。相位寄存器是一个10位寄存器，它接收单片机送来的频率和相位控制字数据并进行寄存，当下一个时钟到来时，输入寄存的数据，对输出波形的频率和相位进

14、行控制。波形查找表ROM及RAM是DDS的关键部分，设计时首先需对时域波形进行采样，将采样的波形数据储存到波形查找表ROM及RAM中，每一位地址对应一个波形点的数值，任意波形数据寄存器接收单片机送来的任意波形数据数据。整个系统各模块是在同步时钟信号CLK的控制下协调工作的。图5 FPGA电路组成FPGA电路组成如图5所示。各单元时序仿真图如图6图10所示。图7 任意波形数据输入寄存器时序仿真图6 频率相位数据输入寄存器时序仿真图9 32位寄存器时序仿真图8 32位加法器时序仿真图10 在ROM配置为正弦数据的输出时序仿真单片机将频率和相位控制字以8bit的宽度并行送进FPGA，在选择信号sel

15、e的作用下分别形成32bit的频率控制字和10bit的相位控制字，分别经过相位累加器和相位加法器后控制对波形存储器数据点的提取步长和起点，即可改变输出波形的频率和相位，系统可默认输出正弦波、三角波、方波和锯齿波，当与上位机通信进行波形数据更新时，可产生任意波形输出。4 软件程序设计4.1 上位机软件设计上位机软件程序流程如图11所示。波形数据可以通过以下方式生成，输入波形的数学表达式及其约束，输入图形，以及编辑组合标准函数波形及已有波形等。波形发生器模块的仪器驱动器软件开发平台采用Labwindows/CVI，该开发平台是面向计算机测控领域的仪器软件开发平台，它以ANSIC为核心，采用交互式编

16、程，库函数丰富，功能强大。在此平台上开发的任意波形发生器仪器驱动器，界面美观、操作简单。该软件主要包括波形创建、波形显示及波形编辑三个模块，分别用以生成、显示和编辑波形数据。波形发生程序完成的功能包括允许用户输入函数表达式产生波形；建立常用信号库，用户可对各种常用波形进行任意组合，形成混合波形；灵活配置波形的频率、幅度、初相；可对波形进行显示、储存。图11 上位机软件流程4.2 单片机程序设计单片机程序流程图如图12所示。首先对单片机进行初始化设置，接下来通过按键选择进入不同模式，若选择固化波，则进入频率和相位的数据输入状态，输入数据送到LED显示出来，并为当前的频率/相位输出值。按下数据发送

17、键，频率值转换成频率控制字送进FPGA，再从其输出想要的任何频率值的正弦波。在按下发送键后，键盘被锁，此时只有按下修改键才能再次输入频率/相位值。若选择任意波，则通过通信接口从上位机下载任意波形数据到RAM，再从RAM读取任意波形数据送给FPGA进行处理。图12 单片机程序流程在上位机利用LabWindows/CVI进行软件设计，产生所需的1024个字节的任意波形数据送至单片机，单片机再将任意波形数据接收下来，然后向波形RAM中依次写入1024个字节的数据，需要输出任意波形时即可从波形RAM中读取数据以输出任意波形。5 系统性能测试及误差分析5.1 输出波形测试本系统测试所用主要仪器有CA16

18、4OP-02计数器，TDS2012双踪示波器，HM8021-4频率计。该波形发生器产生波形测试结果如下，产生几种常规输出波形如图13-图16。图13 正弦波（5MHZ） 图14 方波（2MHZ）图15 三角波（5MHZ） 图16 锯齿波（1MHZ）5.2 输出频率测量预置值实测值误差（%）20 kHz19.851 kHz0.745220kHz220.281 kHz0.1282000kHz1998.782kHz0.06010 MHz9.988525MHz0.11515 MHz14.943955MHz0.374表1 输出频率测量当该信号发生器频率预置值(即数码管显示的值)从20 kHz逐渐增加到1

19、5 MHz时，用HM8021-4频率计对输出信号的实际输出频率进行了测量，两者比较即可算出输出精度见表1。 5.3 误差分析5.3.1 输入误差引起的误差由，其中K为DDS输入频率控制字，N为相位累加器字长。为DDS时钟频率（晶体振荡器提供），稳定度很高，可忽略的误差，则输出频率主要取决于频率控制字K，而K是由单片机通过软件实现算法产生的，是以二进制方式传给DDS，因相位累加器字长的限制必定产生误差，所以可以通过增加相位累加器字长减小误差，但不能完全克服。5.3.2 测量误差在测试中，被测正弦信号会不可避免地混入噪声，噪声信号叠加于正弦信号之上，使正弦波的过零点发生偏移，使频率计测量结果出现偏

20、差。5.4 频谱纯度分析由于DDS是基于数字取样及数据恢复的处理，并且经过DA转换，所以输出的模拟信号中必然会有杂散噪声，即引起频谱杂散，特别是当输出正弦波时通过频谱分析仪可以清晰看出频谱杂散的程度。DDS的输出频谱杂散主要原因有相位截断误差、电压幅度量化误差、参考时钟噪声、D/A转换器的非线性误差，以及D/A转换的瞬间毛刺2、数字噪声馈通以及时钟的泄漏都是导致频谱劣化的因素，它们为系统的输出频谱增加了背景噪声和杂散。5.4.1 相位截断引起的误差由于累加器的位数N（32）大于RAM的寻址位数W（10），使得累加器输出寻址RAM时，其N-W个（22）低位就必须舍去，这样就不可避免的产生相位截断

21、误差，该误差是DDS输出杂散的主要原因。其信噪比可用公式1计算：公式1 5.4.2 相位量化误差引起的误差由于波形是通过系列有限的离散采样点表示的，这就不可避免地引入了相位量化误差，增加采样点数可以减小这种误差。5.4.3 幅值量化误差由于RAM中存储的数据字长和D/A位数有限，所以在D/A进行幅值量化时会产生幅值量化误差。增加数据字长和DA位数将可以减少这种误差。5.4.4 由于DA变换器的非理想特性引起的误差DAC的非理想特性包括：差分、积分的非线性，DA转换过程中的尖峰电流等。5.4.5 电源噪声这种随机噪声也会使我们的输出波形产生定的影响，使输出纹波增大。为减少这种噪声，一方面可以选择

22、纹波小的电源，另一方面可以通过电源退耦以减小其影响。5.4.6 后级运放产生的误差集成运放本身存在的输入失调电压和输入失调电流的影响，以及运放本身增益带宽积与上升速率的影响，在输入频率较高时，不可避免的有相位失真的影响。尽管上述误差是不可避免的，但是可通过选取合适的量化值、质量高的电源、适当的A/D、D/A变换器，并通过低通滤波器平滑台阶，尽量减小输出波形的误差。从量化观点看幅值量化的信噪比随着量化位数的增加而提高，所以通过尽量增大波形存储器的容量，即增加了有效字长即可提高信噪比。增大波形存储器的容量可以有两种方法，一是直接增大波形存储器的绝对容量，但是这种方法受到硬件条件的限制，不可能无限制

23、地增大；二是通过压缩存储数据来等效增大存储器的数据寻址位。随着硬件水平的不断提高，通过加大存储器的容量以及数据位数，DDS系统由相位截断和数据量化所引起的杂散噪声已经可以非常容易做到-70 dB以下的理论值。在DDS的高端应用中，D/A 的非线性是影响 DDS频谱质量的决定因素。要想减少D/A非线性的影响，一般主要通过选择高质量的D/A来解决，消除或减小毛刺脉冲的影响是研制高质量的高速DAC的关键。即使是理想的DAC，在DDS系统中也要产谐波。因为这些谐波的幅度强烈地依赖于输出频率对时钟频率的比率，而DAC量化噪声的谱成份随着这种比率变化而变化。如果DAC时钟频率是DAC输出频率的整数倍，那么

24、它的量化噪声集中在输出频率的倍频处，即与信号密切相关。但如果使输出频率稍稍偏移整数倍，则量化噪声就会随机分布，也可有效地改善无杂散动态范围（SFDR）。 6 结语本论文讨论了DDS信号源的电路设计方法。采用了基于数字合成的方法，即先将所需产生的信号波形的一个周期的若干个样点的幅值的二进制信息存储在波形存储器中，再通过硬件电路依次从波形存储器中读取出来，经D/A转换及滤波后得到所需信号波形输出。完成了实验样机的制作及测试，输出波形稳定。完成了电路设计，可输出步进为10mHz，频率范围0.01Hz15MHz的正弦波、三角波、锯齿波、方波，以及0.01Hz20KHz的任意波，频率稳定度依赖于所选用的

25、晶振。本设计用FPGA非常方便的实现了DDS系统的数字电路环节,可现场编程进行电路的修改, 且设计周期短、开发费用低、风险小。通过通信接口下载任意波形数据实现波形数据更新，就可以产生所需波形输出，具有相当大的灵活性，具有较高的性价比。该任意波形发生器经过硬件电路设计及软件仿真调试后，进行了实际电路安装调试，经测试运行可靠，性能稳定。参考文献： 1 曾繁泰,陈美金.VHDL程序设计.清华大学出版社,2001:33-45 2 张玉兴.射频模拟电路.电子工业出版社,2002:89-1013 窦振中.单片机外围器件实用手册.北京航空航天大学出版社，2002:674 谭浩强. C程序设计.清华大学出版社，1999:36-545 赵晶. Protel 99 高级应用.人民邮电出版社，2002:43-776 马忠梅,籍顺心,张凯,马岩.单片机的C语言应用程序设计.北京航空