EDA 数字频率计设计实验

1、 课 程 设 计 任 务 书（2011 2012 第一学年）课程名称EDA与数字系统课程设计学生姓名学 号专业班级指导教师引 言2设计作业：3练习11实验一：MUX-PLUS II使用练习11实验二：38译码器图及仿真效果12实验三：用74161实现十进制加法计数器13实验四：用文本设计六十进制加法计数器。14实验五：例1-4-1设计一个电路，使八个数码管依次显示0、1、2、.A、B、.E、F15实验六 例1-4-2设计一个电路，使两个数码管显示112的十二进制计数，两个数码管显示059的六十进制计数15结论与心得19引 言随着科学技术的发展，现代电子设计技术已进入一个全新的阶段，传统的电子设

2、计方法、工具和器件在更大的程度上被EDA所取代。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL

3、完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部

4、门广泛使用。关键字 EDA 数字频率计 MAX+plus2设计作业：数字频率计设计实验1） .设计要求 1设计一个能测量方波信号频率的频率计，测量结果用十进制数显示。 2.测量的频率范围是1-1000KHz，分成两个频段，即1-999Hz，1KHz-1000KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。 3.具有自动校验和测量两种功能，即能用标准时钟校验测量精度。 4.具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。2） .设计方案 1.设计一个二分频器，将1HZ的高电平时间变为1s,在高电平期间设计一个24位计数器计算待测方

5、波输入的波形个数以此为其频率。 2.计数器对CP1信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存（需设计），同时将计数器清零，为下一次采样测量做好准备。 3.设计一个选择电路（二选一），将计算器输出的数据进行选择，以便区分高地位并且输入不同的显示位数和报警模块。 4.用门电路设计报警模块，实现报警和高低位红绿灯显示功能。 5.设计锁存模块用来锁存数据，使其数据同时输出。扫描显示模块则用与将数据在数码管中显示。 一设置1s定时信号（周期为2s），在1s定时时间内的所有被测信号送计数器输入端。1.用前面练习中所用的12进制计数器改成10进制计数器2.输出端Q0接OUTPUT，合成模块js

6、103.合成2fenping模块2 测量/校验选择模块的输入信号为：选择信号select、被测信号meas测试信号test，输出信号为CP1。当select=0时，为测量状态，CP1=meas;当 select=1时，为 校验状态，CP1=test.。校验与测量共用一个电路，只是被测信号CP1不同而已。1.用门电路做成测量/校验选择模块2.合成test模块三、计数器对CP1信号进行计数，在1s定时时间结束后，将计数器结果送锁存器锁存，同时将计数器清零，为下一次采样测量做好准备。1.用六级十进制计数器做成计数模块实验原理： 利用并行进位接法，以前一片的进位输出C作为后一片的EP和ET输入。每当前

7、一片计成9时，C变为1，下个CP信号到达是后一片为计数工作状态，计入1，而前一片计成0，它的C回到低电平。第一片的EP和ET恒为1，始终处于计数工作状态。2.合成jishumokuai模块4、 设置量程档控制开关K，单位显示信号Y，当K=0时，为1-999HZ量程档，数码管显示的数值为被测信号频率值，Y显示绿色，即单位为HZ；当K=1时，为1-999KHZ量程档，被测信号频率值为数码管显示数值乘1000，Y显示红色，即单位为KHZ。设置超出量程档测量范围示警信号alert。1.用门电路实现报警模块2.合成alert模块5、 送存选择模块1、 用8选1模块的文本修改得到2选1多工器module

8、mux2_1(sel,d0,d1,q0,q1,q2,q3);input sel ;input3:0 d0,d1;output q0,q1,q2,q3;reg q0,q1,q2,q3;always (sel or d0 or d1)begin case(sel) 3'd0: q3,q2,q1,q0=d0; 3'd1: q3,q2,q1,q0=d1; default:q3,q2,q1,q0=4'bxxxx; endcase endendmodule2、 合成mux2_1模块六、锁存模块1,、D触发器，即74273做成锁存模块2,、合成suo模块7、 最后把模块拼装起来，做成

9、数字频率表练习实验一：MUX-PLUS II使用练习实验要求： 按照要求完成一个简单门电路的设计输入、编译、仿真、实验下载等以熟悉开发环境和装载的过程。做图形文件练习1,2完成各个文件的设计输入、编译、仿真、管脚分配、下载、实验验证。实验一：与门电路图：仿真结果：分析：从仿真波形图我们可以看到在短时间内的波形模拟，其延迟效果十分明显，这个系统仿真考虑了延迟及竞争与冒险现象，模拟真实度很高。实验二：38译码器图及仿真效果仿真结果：分析：仿真图与逻辑关系得出的图形结果一致。实验三：用74161实现十进制加法计数器可编程计数器74161是同步二进制加法计数器，它是由D型触发器和若干个，内部有超前进位

10、，具有计数、置数、禁止、直接（异步清零等功能 。本实验中，当ENT,ENP位高电平时，实现计数功能。状态图 从0000至1001时计数清零，从0、3位反馈，实现十位计数功能。仿真结果：分析：用74161实现从00到09的十进制计数，将74161的计数初值设为0 将10接入复位脚。实验四：用文本设计六十进制加法计数器。1、文本module jsq60(qh,ql,clk,reset);output3:0qh;output3:0ql;reg3:0qh;reg3:0ql;input clk,reset;always(posedge clk or negedge reset)beginif(reset

11、)qh,ql<=0;else beginif(qh,ql=8'h59)qh,ql<=0;else beginif(ql=9)begin ql<=0;qh<=qh+1;endelseql<=ql+1;endendendEndmodule2、合成模块jsq60实验五：例1-4-1设计一个电路，使八个数码管依次显示0、1、2、.A、B、.E、F现象及分析：clkd先接1HZ，观察其显示的数以1秒一个数字的频率逐个显示。逐渐增加clkd频率，既其扫描频率，其数字出现的速度越来越快，在256HZ时，显示的数停止闪烁显示与数码管上。 当clkd给予一信号时，74161

12、开始计数，从而通过38译码器逐个选择一个输出。所以clkd信号的频率即是其扫描的频率。而7448则为七段显 示译码器，通过前面的74161给的信号进行译码在数码管上显示数字。clk1 给1HZ频率。二者配合，使数码管依次显示0、1、2、A、B、E、F（由 于7448无法正常显示大于9的数，所以这个实验中，在9之后在数码管上显 示其他图形）。实验六 例1-4-2设计一个电路，使两个数码管显示112的十二进制计数，两个数码管显示059的六十进制计数原理图一应用前几次练习使用过的模块 jsq60 38并用文本合成模块jsq12,mux8_1jsq12的文本程序：module jsq12(qh,ql,

13、clk,reset);output3:0qh;output3:0ql;reg3:0qh;reg3:0ql;input clk,reset;always(posedge clk or negedge reset)beginif(reset)qh,ql<=0;else beginif(qh,ql=8'h12)qh,ql<=1;else beginif(ql=9)begin ql<=0;qh<=qh+1;endelseql<=ql+1;endendendendmodulemux8_1（八选一）的文本程序：module mux8_1(sel,d0,d1,d2,d3

14、,d4,d5,d6,d7,q0,q1,q2,q3);input2:0sel;input3:0d0,d1,d2,d3,d4,d5,d6,d7;output q0,q1,q2,q3;reg q0,q1,q2,q3;always(sel or d0 or d1 or d2 or d3 or d4 or d5 or d6 or d7)begin case(sel) 3'd0:q3,q2,q1,q0=d0; 3'd1:q3,q2,q1,q0=d1; 3'd2:q3,q2,q1,q0=d2; 3'd3:q3,q2,q1,q0=d3; 3'd4:q3,q2,q1,q0

15、=d4; 3'd5:q3,q2,q1,q0=d5; 3'd6:q3,q2,q1,q0=d6; 3'd7:q3,q2,q1,q0=d7; default:q3,q2,q1,q0=4'bxxxx; endcase end Endmodule原理图二：Sel模块文本module sel(in1,in2,in3,in4,in5,in6,in7,in8,clk,ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g);input clk;input 3:0 in1,in2,in3,in4,in5,in6,in7,in8;output m

16、s1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g;reg ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g;reg 3:0 temp;reg 2:0 flag;always(posedge clk)beginms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8=8'b00000000;flag=flag+1;case (flag)0:begin temp=in1;ms1=1;end1:begin temp=in2;ms2=1;end2:begin temp=in3;ms3=1;end3:begi

17、n temp=in4;ms4=1;end4:begin temp=in5;ms5=1;end5:begin temp=in6;ms6=1;end6:begin temp=in7;ms7=1;end7:begin temp=in8;ms8=1;endendcasecase(temp)4'd0:a,b,c,d,e,f,g=7'b1111110;4'd1:a,b,c,d,e,f,g=7'b0110000;4'd2:a,b,c,d,e,f,g=7'b1101101;4'd3:a,b,c,d,e,f,g=7'b1111001;4'd

18、4:a,b,c,d,e,f,g=7'b0110011;4'd5:a,b,c,d,e,f,g=7'b1011011;4'd6:a,b,c,d,e,f,g=7'b1011111;4'd7:a,b,c,d,e,f,g=7'b1110000;4'd8:a,b,c,d,e,f,g=7'b1111111;4'd9:a,b,c,d,e,f,g=7'b1111011;4'hA:a,b,c,d,e,f,g=7'b1110111;4'hB:a,b,c,d,e,f,g=7'b0011111;4'hC:a,b,c,d,e,f,g=7'b1001110;4'hD:a,b,c,d,e,f,g=7'b0111101;4'hE:a,b,c,d,