数字集成电路复习

1、数字集成电路电路、系统与设计（第二版）每章小结中总结内容很重要每章小结中总结内容很重要第一章 引论 数字设计的质量评价 IC成本（固定、可变） 功能性和稳定性 电压传输特性图1.11、噪声容限图1.12、图1.13（NMH=VIL-VOL、NMH=VOH-VIH）、 再生性图1.14、扇入/扇出图1.16 性能（传播时间、上升时间、下降时间，图1.19） 功耗（能量/功耗）第二章 制造工艺（了解） 光刻（光刻过程，图2.4） 简化的CMOS工艺流程（图2.6） 设计规则（设计者与工艺师之间桥梁） 版图、工艺界面、电路图（图2.9） 封装第三章 器件 二极管二极管 手工分析模型 结电容 CMOS

2、 阈值电压 及体效应n+n+p-substrateDSGBVGS+-DepletionRegionn-channel-2.5-2-1.5-1-0.500.40.450.50.550.60.650.70.750.80.850.9VBS (V)VT (V) MOS晶体管电流电压关系ID vs VDS-4VDS (V)00.511.522.500.511.522.5x 10ID (A)VGS= 2.5 VVGS= 2.0 VVGS= 1.5 VVGS= 1.0 V00.511.522.50123456x 10-4VDS (V)ID (A)VGS= 2.5 VVGS= 2.0 VVGS= 1.5 VV

3、GS= 1.0 VResistive SaturationVDS = VGS - VTLong ChannelShort ChannelLd=10mLd=0.25m图3.19截止、线性、饱和 速度饱和亚阈值电流亚阈值电流00.511.522.510-1210-1010-810-610-410-2VGS (V)ID (A)VTLinearExponentialQuadraticTypical values for S:60 . 100 mV/decadeThe Slope FactoroxDnkTqVDCCneIIGS1 ,0S is DVGS for ID2/ID1 =10)1 (10DSkT

4、qVnkTqVDVeeIIDSGS手工分析模型SDGBMOS 电容动态特性 栅电容、覆盖电容 沟道电容、结电容DSGBCGDCGSCSBCDBCGBtoxn+n+Cross sectionLGate oxideBottomSide wallSide wallChannelSourceNDChannel-stop implant NA1SubstrateNAWxjLS实际的MOS晶体管一些二阶效应 阈值变化阈值变化 热载流子效应热载流子效应 闩锁效应闩锁效应第四章 导线 导线模型导线模型导线是一个等势区每一段上具有相同的电压）VinClu m p edRd riv e rVo u t第五章 CM

5、OS反相器VinVoutCLVDDVout: VDD/GND无比逻辑低输出阻抗/高输入阻抗稳态功耗为零VVinout静态CMOS 反相器PolysiliconInOutVDDGNDPMOS2l lMetal 1NMOSContactsN WellVoutVin0.511.522.50.511.522.5NMOS resPMOS offNMOS satPMOS satNMOS offPMOS resNMOS satPMOS resNMOS resPMOS sat开关阈值开关阈值VM定义定义Vin=Vout1 速度饱和速度饱和,()()022()()22 11DSAT pDSAT nnDSAT n

6、MT npDSAT pMDDT pDSAT pDSAT nT nDDT ppDSAT psatppMnDSAT nsatnnDDMVVk VVVk VVVVVVVr VVk VvWVrrk VvWrVVr当2 未发生速度饱和未发生速度饱和22,()()() |1nMT npMDDT pT nDDT ppppMnnnk VVk VVVVr VVkWVrrkW当From 3.38From 3.29为了使为了使VM=VDD/2 r应趋向于应趋向于1CMOS反相器的直流噪声容限 直流噪声容限：允许的输入电平变化范围 由单位增益点确定噪声容限：在VTC的(2)区和(4)区，分别可以找到增益为1的位置；分

7、别作为输入低电平的最大值VILmax和输入高电平的最小值VIHmin；maxmaxmin0NLILILNHDDIHVVVVVV计算 VIH and VILVOHVOLVinVoutVMVILVIHA simplified approach,()(1)2()(1) 02(1)(1)()(2DSAT nn DSAT ninT nn outDSAT pp DSAT pinDDT pp outp DDn DSAT nn outp DSAT pp outp DDoutDSAT ninn n DSAT ninT np p DSAT pinDDTVkVVVVVk VVVVVVkVVk VVVVgVVkVVV

8、k VVVVllllllll,)211()()()2DSAT ppn DSAT np DSAT pDSAT nDMnpMT nnpVkVk VrVI VVVllll静态静态CMOS反相器中点增益反相器中点增益（速度饱和）（速度饱和）FROM3.38忽略二次项静态CMOS反相器中点增益（非速度饱和 思考题5.2）22,22,() (1)() (1) 02 ()(1) 2 ()(1)()()( )(1)( )(1ninTnn outpinD DT pp outp D DninTnn outpinD DT pp outp D DoutinninTnnpinD DT ppnMn MpMp Mp D D

9、k V VVk V VVVVk V VVk V VVVVVgVk V Vk V VVg VVg VVVlllllllllll)2 ( )()( ( )( )(1)( )2 ( )()2 ( )()DMnpnMpMp MpMp D DDMnpDMnpI Vg Vg VVg VVI VI Vl llll ll lFrom3.29Inverter稳定性：环境工艺参数变化的影响00.511.522.500.511.522.5Vin (V)Vout(V)Good PMOSBad NMOSGood NMOSBad PMOSNominal增益与 VDD00.000.050.10.150

10、.2Vin (V)Vout (V)00.511.522.500.511.522.5Vin (V)Vout(V)Gain=-1CMOS反相器的性能： 瞬态特性CGDCMOSCMOS反相器输出电压的上升反相器输出电压的上升/ /下降时间下降时间 定义： 输出上升时间(tr)：V10%V90% 输出下降时间(tf)：V90%V10%传播延时传播延时：输入电压变化到：输入电压变化到50%Vdd的时刻到输出电压变的时刻到输出电压变化到化到50%Vdd时刻之间的时间差。时刻之间的时间差。 但这样的延迟比较难以计算。通常假设输入信号为理但这样的延迟比较难以计算。通常假设输入信号为理想的阶跃信号的情况下，计算

11、门的想的阶跃信号的情况下，计算门的平均延迟时间平均延迟时间： 21( )( )vLpvC vtdvi vCMOS反相器传输延迟时间的计算 tPHL，tPLH，2pHLpLHpttt提高性能的设计考虑 减小电容 增大晶体管尺寸 增大 VDD反相器链CLInOut如果如果CL确定确定:- 反相器链是多少级时延时最短反相器链是多少级时延时最短?- 如何确定反相器链的尺寸如何确定反相器链的尺寸?可能需要一些额外的约束可能需要一些额外的约束应用到反相器链CLInOut12Ntp = tp1 + tp2 + + tpN)1 (10,1,0,jpjgjgpjpftCCttLNgNijgjgpNjjppCCC

12、Cttt1,1,1,01, ,1)1 ()1 ()1 (00int0ftCCtCCttpgextpextpp等效扇出比例系数111186464646442.881622.6Nftp164652818341542.815.3Buffer 设计CMOS中的功耗问题 动态功耗动态功耗 电容的充放电过程 直流通路电流引起的功耗直流通路电流引起的功耗 开关过程中Vdd和GND之间在短期内出现 一条直流通路 静态功耗静态功耗-泄漏电流泄漏电流 二极管和晶体管第六章 CMOS组合逻辑门的设计静态互补 CMOSVDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS only

13、NMOS only互补 CMOS 组合逻辑特性n 静态特性静态特性高噪声容限高噪声容限(NM ) VOH=VDD, VOL=VSS (GND)无静态功耗无静态功耗 稳态时，稳态时，VDD和和VSS(GND)间无直流通路间无直流通路n 动态特性动态特性上升、下降时延接近上升、下降时延接近 上下网络有适当的尺寸比例上下网络有适当的尺寸比例CMOS 特性 满电源幅度开关满电源幅度开关; 高噪声容限高噪声容限 电平幅度与器件尺寸无关电平幅度与器件尺寸无关; ratioless 稳态时总有到稳态时总有到VDD或或GND之间的通路之间的通路; 低输出阻抗低输出阻抗 高输入阻抗高输入阻抗; 输入稳态电流几乎

14、为零输入稳态电流几乎为零 电源与地之间无直接通路电源与地之间无直接通路; 无静态功耗无静态功耗 传输延时是负载电容和晶体管电阻的函数传输延时是负载电容和晶体管电阻的函数开关延时模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2输入波形对延时的影响 延时与输入波形有关延时与输入波形有关 输出低到高的转换输出低到高的转换 A=B=1-0 延时：延时： 0.69 Rp/2 CL A=1，B=1-0- 延时：延时： 0.69 Rp CL A=1-0，B=1 延时：延时： 0.69 Rp CL 实际上单实际上单A跳变比单跳

15、变比单B跳变快跳变快CLARnARpBRpBRnCint延时对输入波形的依赖A=B=10B=1, A=10B=1 0, A=1time psVoltage VInput DataPatternDelay(psec)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=157NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF扇入的考虑DCBADCBACLC3C2C1 分布分布RC模型模型 (Elmore延时延时)tpHL = 0.69 （R1C1+C2(R1+R2)+ C3(R1+R2+

16、R3)+C4(R1+R2+R3+R4)等尺寸时：等尺寸时：tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)传输延时随扇入迅速恶化传输延时随扇入迅速恶化 - 最坏情况成平方关系最坏情况成平方关系 - 电阻电容同时起作用电阻电容同时起作用晶体管尺寸规则假定典型假定典型p/n管比例为管比例为2/1并联保持并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快考虑单个跳变；同时跳变时电阻，并联速度更快)串联加倍串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻考虑同时跳变时，电阻串联折半，减小单个电阻)2 ARpBRp24 BRp单个信号单个信号输入电容输入电容为为INV的的5/3单个

17、信号单个信号 Rn输入电容输入电容 2 B为为INV的的4/3CL4ARpCint2RnACint1RnARnB1CL晶体管尺寸规则 CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144复杂CMOS门晶体管尺寸规则OUT = D + A (B + C)DABCDABC12224488组合电路中的性能优化组合电路中的性能优化有比逻辑：上网络用负载替代的逻辑。目标目标: 相对于静态互补相对于静态互补CMOS, 减少晶体管个数减少晶体管个数改进的负载：差分串联电压开关逻辑（DCVSL）OUTTpDDVVVVDDVSSPDN1OutDDVSSPDN2OutAABBM

18、1M2差分串联电压开关逻辑差分串联电压开关逻辑 (DCVSL)PDN1与PDN2互斥若OUT初值为1，输入使PDN1导通，引起OUT下拉。M1与PDN1竞争，而M2与PDN2关断，处于高阻。PDN1使OUT低于 ，M2给导通，使 为1，M1关断OUTOUT传输晶体管逻辑传输晶体管逻辑不同于互补不同于互补CMOS电路的逻辑电路的逻辑InputsSwitchNetworkOutOutABAB NMOS晶体管晶体管 没有静态功耗没有静态功耗减少晶体管数目输入连接G/S/Dl 特点特点: 开关网络开关网络+缓冲器缓冲器 - 结构简单结构简单=寄生小寄生小=速度快速度快l 理想开关理想开关 - 低导通电阻和低寄生电容低导通电阻和低寄生电容BBAF =AB0实例: 与门互补数据输入互补数据输入用较少管子实现加法器用较少管子实现加法器和异或功能和异或功能差分信号极性免去了多差分信号极性免去了多余反相器余反相器属于静态逻辑属于静态逻辑（输出节点总（输出节点总是通过一个低阻抗路径连接到是通过一个低阻抗路径连接到Vdd或或者者GND），），有较好抑噪能力有较好抑噪能力模块化结构模块化结构:门的拓扑结构相门的拓扑结构相同，输入排列不同同，输入排列不同。缺点：1、存在静态功耗2、噪声容限降低：进入信号恢复反相器的高电平只能充到VDD-VTn动态 vs. 静态电路 静态电路静态电路在任