PWM模块和时钟系统模块学习笔记

1、PWM模块1. PWM 通道占空比寄存器 PWM Channel Duty Register PWMDTY)Mcdule 3著& + 0x001 C 二 PIDTYO. 0x001 D s WA1DTY1. 0x001E 二 PWMDTY2, OxODI - = IRWMDrfSModuie Baw + 0x0020 - PWMDTY4. 0x0021 二 PWMDTY5 0x0022 三 PWMDTY6, QMQO23 - PWMDTV7rss32iBit?65斗32”BitOReset 1111|1111Figure PWM Channel OutyiPWMDTYx)Read: A

2、nytime每个通道都有一个专用的用来设置占空比的寄存器PWMDTYx PWMDTYx和PWMPERx的值共同决定了占空比的值，就是说当每个通道的count的值计数到和PWMDTYx的值相等时，相应的输出信号就发生一次翻转。如果你设置PWMPOL寄存器的某位 PPOLx的值为1,也就是开始的时候输出为高电平，然后当计数器数到和PWMDTYx的值后就翻转为低电平，那么 PWMDTY寄存器的值就包含了高电平的时间，再结合占空比说明 一下吧PPOLx=1:占空比=(PWMDTYx/PWMPERX) *100%PPOLx=0:占空比=(PWMPERx-PWMDTYx /PWMPERx*100%2. P

3、WM 通道周期寄存器 PWM Channel Period Registers(PWMPERx)Module Ba% * 0x0014 - PVVMPEF?0.CxQD*5 - FVMPERI, QxS)Q1& - PWWPER2. 0x0017 - FWYPER3 kd_.le Ea» + ax00ia= PWMPER4,Oxflfl-9= PWMPER5;PWF/PER6 0«OG1 B = PAMPER?ra54121 0!Bit 7B54321ano11111111Figure 13-1S PWM Channel Period(PWMPERm)RcMl An

4、vtimer乂 nLe: AnyLnic每个通道都有一个专用的用来设置周期情况的寄存器(PWMPERx)，这个寄存器的值就决定了 PWM通道输出信号周期的长短，如果我们已经知道的参考时钟源的值，那么就可以计算 出PWM输出信号的周期了，计算方法如下：PWMxPeriod=ChannelClockPeriod*PWMPEI左对齐情况下即 CAEx=0) PWMxPeriod=ChannelClockPeriod*PWMPERx居中对齐情况下即 CAEx=1)3. PWM 使能寄存器 PWM Enable Register(PWME)LIdiJuIe Gase + C)xOO DO#ES*J2QP

5、WEfF£4 PAfJE3 PVME2 PWM ElPWME7:0分别控制着对应的8个通道的使能，例如：PWME_PWMEO=0禁止通道0的PWM输出PWME_PWME7=1:使能通道7的PWM输出3.PWM极性寄存器 PWM Polarity Register(PWMPOL)13.3.2 2 PWM Polarity Register (PWMPOL)1 lie stdi i:n clarity ul eacJi PWM uhdnnrt avrloim ih dtltr: iiniicd by dusuciiiLiL PPULx b:l in the PWMPOL register

6、. If the polarity hit is one, the 卩 W 阳 channel outpur is high fit the beginning of the cycle and ihen gue when lhe duly count is reached. Conversely. iTthe polarii bil ：k zero, iht uuipui low nrul ihen jroes high when ihc duty counr is reached.'屁Ul* 弓 JEG » ：XXI01T3543210RA1PPOL7PP0L6PPOL5

7、PPOLJPPOL3PPOL2PPOL1&PDLDRflseS0 0 0 0D00Figure 13-4, PWM Polarity Register (PWMPOL)Read: AtiyiimeWrite- Anylimr-PWMPOL寄存器是用来控制 PWM 一开始输出时的信号高低情况，假如 PPOLX设为1,则和 之相应的PWM通道在开始的时候输出为高电平， 然后等到计数器的值和你设置的那个 PWM 信号的值（PWMDTYX）相等的时候就输出低电平。 PPOL的值为0的时候正好和这相反。4. PWM Clock Select Register（PW附钟选择寄存器）Modu

8、1; BdM + 0x00027g543210RWPCLK7PCLKL6PCLK5PCLK4PCLK3PCLK2PCLK1PCLKD30000000FigurePWM Clock Select Regisler (PWMCLK)Rtfd; .'knytimeWrite； AnytimeNOTERegister bits PCLK0 td PCLK7 can hr written anytime- If & clock select is changed uhiJle a PWM signal is being generated, a truncaicd Oi iUriclie

9、d puls亡 can occur during ihe trarsitiun.PWMCLK寄存器是用来设置每个通道的参考时钟源的，每个通道都有2个时钟源，具体的为CLOCK A,CLOCK SA（0,1,4,5）;CLOCK B,CLOC（S閉,6,7）,例如：PWMCLK_PCLKO=0则通道0选择CLOCK A乍为时钟源PWMCLK_PCLK6=侧通道6选择CLOCK SB乍为参考时钟源5. PWM PrescaleClock Select Register（PWMPRCLK）PW预分频时钟选择寄存器PCK0?PCKSiPCKBO0PCKA2PCKA1PC KAO4jReet 00Q00

10、000I = UnimpleTTienieri or Resep_(ecFbgur# 13>6一 PWM Prenl# Clock Select Register (PWMPRCLK)Read: AnytimeWriie: An> limePWMPRCLK的第3位和第7位没有定义，低三位用来设置CLOCKA的分频，4-6位则设置CLOCK B的分频，以 CLOCK A 为例，具体值的计算如下表：Table 13-6. Clock A Prescaler Sel匚t官PCKA2PCKA1PC KAOValue of Clock A000Bus clock001Bus cloGk I

11、2D10Bus clock 14011Bus cloak / 8100Bus dock / 16101Bus dock J 32110Rus clock 1 64111Bus clack 11286、PWM Center Align Enable Register(PWMCAE)The PWMCAE rey:sLer .oniiiii-eighL centre bits for th? electicn ofcenier njgned uLLtputs or lei1： iligiieJ outputs for each PWM channel- If ilr < ALx bit 皿対

12、ta a nne tht cflCTtspondiug PWM output will h< center aligned. Jfthe CAEx bit is cleared* the corresponding PWM output will be Jcft aligned. See Sectirm 114.2'*1 eft .Migned Outputi11 and C'crinn 1 ?.4.2.6, "Venter AlignedOiilput<T Ff>ri mpredeihilcd description of the PWM nuip

13、ui modes.Meet.jIf* Raw + OxODIMRW7«543210CAF7CAF!JCAESCAFiCAF3CAF?CAF1CAFO-F=-000000Q0Fiura 13*7. PWM Cant«r Align Erabh Ragtitw (PWMCAE)Keud; AnytimeWrite; AnytimePWMCAE寄存器用来设置每个通道的对齐方式，CAEx为0时，设置相应的通道为左对齐,CAEx为1时，设置相应的通道为中心对齐7、PWM Control Register (PWMCTL)1 he PWMCTL register providesfor

14、 various control nf the PWM mod tile.M&du 0 Baes * DmOC 057643210二:CON67CON45COK23COHO'PS WAIPFRZ00w00000000=Unirnpleniisnted or lReservadFiigure 136. PWM Control Reglttsr (PWMCTL)PWMCTL寄存器可以控制相应通道之间的两两级联情况，以便将PWM 口设置成16位的输出，这样有利于提高精度，比如你设置PWMCTL_CON01=1那么通道0和通道1就级联成一个16位的PWM输出通道，这个16位的PWM通道

15、的输出端为通道 1的输出端口，其配置 情况也由通道1的相应寄存器去设置。8 PWM Scale A Rerister(PWMSCLA)PWMSCLA寄存器是用来将 CLOCK A寄存器继续压缩分频，以产生CLOCK SA具体的计算 公式如下：CLOCK SA=CLOCK/2*PWMSCLA注意：当PWMSCLA为0的时候实际上是满标度值，也就是将COLCK A 512分频寄存器各位如下所示Module Bam + CnOOOa7654321DRWB.I765A321BHO00000000Figure B-1L PWM Scale A Hagitter (PWMKLA)9、PWM Scale B

16、 Register(PWMSCLB)LB ix th;scale in scaling cloc 13 tci irenerifli cluck SB. Clotk SB ispcncraied by taking cldtk B. di' idnig n by ilw value m thr PWMSCLB rcpisier and dividing tlui by iwu.Clock SB-Clock B (2 * PWMSCLB)NOTEWhen PWMSCLB S00| PWMSCLB value is c<Bisiderda full scale vaJut；of 25

17、 6. Clock B is thus divided by 51XAny value xntten In ibis rsiiisttr -.villthe sca'e cojnler t(i kuid th亡 nL”imIli亡 | MSC1.BJ.tr'od已 Ba 北-.xcui-u5iJ21Brt 765431BrtOOQOOOOOCFigure 13-12. PWIV Scale B Register (PWMSCLB)该寄存器的使用情况和PWMSCLA 一样，这里不累述，具体可参考上面一段时钟系统模块1.CLKSEL 时钟选择寄存器(Clock Select Reg

18、ister )Figure 8-B. S12XECRG Clock Select Register (CLKSEL)CLKSEL=0;锁存器时钟关PLLSEL位，选定锁相环(PLL Select)位，置为1选定锁相环时钟。0:系统时钟来自晶振1:系统时钟来自锁相环2.PLLCTL:锁相环控制寄存器(CRG IPLL Control Register )7B5432 1DCMEPLLONFM1FM0FSTWKPPREPCESCME11000001Figure 8-9. S12XECRG IPLL Control Register (PLLCTL)CME位，时钟监控允许位(Clock Monito

19、rEnable) , CME=1时，时钟监控允许；CME=时禁止;PLLON位，锁相环电路允许位，PLLON= 1时，锁相环电路允许；=0时禁止。FM1, FM0: IPLL频率调制使能位Table 8-7. FM Amplitude selectionFM1FMOFM Amplitude / fvco Variation00FM off01=1%10-2%t134%这两位是用来减少噪声用的，任何时候都可以写，除了PLLSEL=时SCME自时钟模式使能位。正常模式可以写一次，特殊模式anytime。当工作在自 时钟模式(SCME=)1时，不能被清除。SCMEl时，探测到外部晶振失效时产生复位信号；SCME= 0时，探测到外部晶振失效时进入自给时钟方式。通常，单片机的片内寄存器在 CPI复位时都是清0的。在此，注意到，这个锁相环 控制寄存器见PLLCTL在复位后有2位为1，在没有全面掌握某个 CPU勺特性之前，尽可 能使用复位后的默认参数是一条原则，这可以使系统初始化的处理尽量简单。使用默认参