异步清零同步使能加法计数器_第1页
异步清零同步使能加法计数器_第2页
异步清零同步使能加法计数器_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、实验一学院：电子信息学院 班级：xxxxx 姓名：xxx 学号：xxxxxxxxxx一、 实验名称 含异步清零和同步时钟使能的加法计数器 二、 实验设备（1）EDA实验箱（型号GW48系列）（2）计算机（3）EDA软件（QuartusII）三、 实验目的学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。四、 实验内容（1）在QuartusII6.0上对例4-22进行编辑、编译、综合、适配、仿真。说明例4-22各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。（2）引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进

2、实验报告。（3）使用SignalTap II 对此计数器进行实时测试。（4）从设计中去除SignalTap II ,要求全程编译后将生成的SOF文件转变成用于配置器件EPCS1的压缩的间接配置文件.jic ，并使用USB-Blaster对实验板上的EPCS1进行编程，最后进行验证。（5）为此项设计加入一个可用于SignalTap II 采样的独立时钟输入端，并进行实时测试。 五、 实验原理实验程序：LIBRARY IEEE;ENTITY CNT10B ISPORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0;COUT:O

3、UT STD_LOGIC;END CNT10B;ARCHITECTURE BEHAV OF CNT10B ISBEGINPROCESS(CLK,RST,ENVARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0;BEGINIF RST ='1' THEN CQI := (OTHERS => '0'ELSIF CLK'EVENT AND CLK='1' THENIF EN ='1' THENIF CQI < 9 THEN CQI := CQI + 1;ELSE CQI := (OTHERS => '0'END IF;END IF;END IF;IF CQI = 9 THEN COUT <='1'ELSE COUT <= '0'END IF;CQ <= CQI;END PROCESS; END BEHAV;六、 仿真分析当使能端EN为高电平复位端RST为低电平时，对脉冲进行计数，每计满十个输出进位信号，重新计数。当

人人文库> 全部分类> 教育资料 > 辅导培训

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论