ea精选项目总结报告

1、验一：译码器及计数器设计实验1、实验目的1）复习二进制译码器的功能。2）学习VHDL语言源程序输入方法。3）学习VHDL语言源程序检查和修改。4）掌握用VHDL语言设计一个3线-8线译码器和六十进制计数 器的方法。5）掌握VHDL语言编辑器的基本操作。2、实验内容1 ）本实验给出了有错误的 3线-8线译码器的VHDL程序，请采 用VHDL编辑器，修改调试程序。2）采用VHDL设计方法，设计一个60进制计数器，采用BCD码 输出。3、实验步骤（一）、38译码器1、分析3-8译码器原理，设计相应端口以及信号输入输出变量 等。2、其中A、B、C为三位二进制代码输人端。丫0-丫7是八个输出端，G1、G

2、2A G2B为三个输入控制端。只有当G1= 1, G2A= 0,G2B =0时，译译码器才处于工作状态。否则、译码器将处在禁止状态，所有输出端全为高电平。3、(二)、设计一个 60进制计数器，采用 BCD码输出1 ) BCD码：用4位二进制数编码表示1位十进制数2) 一个十进制计数器即为一个 4位二进制计数器，若将两个 4 位二进制计数器连接起来就可构成100进制以内的计数器。实验程序1、3-8译码器library IEEE ;use IEEE . STD_LOGIC_1164 .ALL;use IEEE . STD_LOGIC_ARITH .ALL;use IEEE . STD_LOGIC_

3、UNSIGNED.ALL;-Uncommentthe followinglines to use the declarationsthat are-provided for instantiating Xilinx primitive components.-library UNISIM;en tity T138 isport(A,B,C,G1,G2A,G2B:instdogic;Y:outstdo gic_vector(7 dow nto 0);end T138;architecture Behavioral of T138 is(2 dow nto 0);sig nal DN:stdo g

4、ic_vectorbegi n'输.G 7入/1 C 1输 出、：YYYYYYYY_II0 is)00"and GB2A='0Id Gz2B40')therX=>Y<=X-"0000X )0001XHX11111111)01；1T =>Y<="00000010X;HX111111114=>4<="000()0100"X;f JX1111111)n1, =>Y<="°00()1°)0"0 ;J011L1110=>Y<=&qu

5、ot;000-10°)0"0 ;J111111101101"=>Y<= "00K)0°)0"1 ;011111011110"=>Y<="010()0(030"1 ;111110111tlX=>y<ill *-;0100111011115e010111011111nD，1001010111IIIIIIIIIIIIIID IN<=C&B&A; pr。* begi n if(G1=“ case D whe n ” whe n whe n whe n wh

6、e n whe n whe n whe n whe n end caelse Y<=;end if;end process;end Behavioral;仿真结果：2. 60进制计数器实验程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-Uncomment the following lines to use the declarations that are -provided for instantiating Xilinx

7、 primitive components.-library UNISIM;en tity jishuqi isport(clk:in stdogic;en ,clr:i n std_logic;q,qd:out stdo gic_vector(3 dow nto 0);end jishuqi;architecture Behavioral of jishuqi issig nal co:std_logic;sig nal ql,qh:std_logic_vector(3 dow nto 0);begi nq(3)v=qh (3);q(2)<=qh(2);q(1)<=qh(1);q

8、(0)<=qh(0);qd( 3)<=ql(3);qd( 2)<=ql(2);qd(1)<=ql(1);qd(0)<=ql(0);P1:process(clk,e n,clr)beg inif (clr='1') thenql<="0000"elsif (clk'eve nt and clk='1') the nif (en='1') the nelseif (ql="1001") then ql<="0000"ql<=ql+

9、9;1'end if;end if;end if;end process P1; co<=ql(3) and ql(0);P2:process(clk,clr)beg inif (clr='1')thenqh<="0000"elsif(clk'eve nt and clk='1') thenif (co='1') the nif (qh="0101") the n qh<="0000"elseqh<=qh+'1'end if;end

10、 if;end if;end process P2;end Behavioral;仿真结果：实验二、四位全加器和8位移位寄存器设计实验1、实验目的1) 学习了解加法器工作原理。2) 学习用VHDL语言设计全加器的设计方法。3) 学习使用元件例化的方法设计多位加法器。4 ) 了解移位寄存器的工作原理5 )学习移位寄存器设计方法2、实验内容1 )用VHDI语言设计全加器。2 )用元件例化方法设计一个四位二进制加法器。3 )用VHDL语言设计一个双向可控移位寄存器3、实验步骤1) 4位二进制加法器可以由4个一位全加器通过级联的方式构成。 全加器：完成加数、被加数、低位的进位数三个1位数相加，并产生本

11、位“和”及向高位“进位”。2) 移位寄存器是由D-型触发器构成的，将前一个触发器的输出作 为下一个触发器的输入，每个触发器的时钟连接成同步方式。常用的 移位寄存器有并行输入串行输出移位寄存器和串行输入并行输出移 位寄存器。这些移位寄存器经常用作串并转换电路。试验程序：1. 用元件例化方法设计一个四位二进制加法器。全加器：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-Uncomment the following lines to use

12、 the declarations that are-provided for instantiating Xilinx primitive components.-library UNISIM;en tity qua njia isport (a,b,ci n:in stdo gic;cout,sum:out std_logic);end quanjia;architecture Behavioral of qua njia issig nal int: std_logic;begi nint <= a xor b ;cout <=(a and b) or (int and ci

13、n);sum <= int xor cin;end Behavioral;四位加法器：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-Uncomment the following lines to use the declarations that are-provided for instantiating Xilinx primitive components.-library UNISIM;en tity siwei isg

14、en eric (n:i nteger:= 4 );port (a,b:in std_logic_vector(n downto 1);cin: in std_logic;sum: out std_logic_vect or(n dow nto 1);cout: out std_logic);end siwei;architecture Behavioral of siwei iscomp onent quanjiaport (a,b,ci n:in stdo gic;sum,cout:out std_logic);end comp onent;sig nal carry: stdo gic_

15、vector( n dow nto 1);begi nU1: quanjia port map(a(1),b(1),ci n,sum(1),carry(1);U2: quanjia port map(a(2),b(2),carry(1),sum(2),carry(2);U3: quanjia port map(a(3),b(3),carry(2),sum(3),carry(3);U4: quanjia port map(a(4),b(4),carry(3),sum(4),cout);end Behavioral;实验截图：2. 用VHDL语言设计一个8位双向可控移位寄存器 程序代码：libra

16、ry IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-Uncomment the following lines to use the declarations that are-provided for instantiating Xilinx primitive components.-library UNISIM;en tity yiwei isport(Dim:in stdogic;S:in std_logic;clk:in std_logic;Q:out stdo gic_vector(7 dow nto 0); end yiwei;architecture Behavioral of yiwei issig nal qtemp:std_logic_vector(7 dow