四输入与非门电路版图设计

1、 成 绩 评 定 表学生姓名班级学号专 业电子科学与技术课程设计题目四输入与非门电路和版图设计评语组长签字：成绩日期 2013年 月 日课程设计任务书学 院信息科学与工程学院专 业电子科学与技术学生姓名杨光锐班级学号1003040106课程设计题目四输入与非门电路和版图设计实践教学要求与任务:1.用tanner软件中的S-Edit编辑四输入与非门电路原理图。2.用tanner软件中的TSpice对四输入与非门电路进行仿真并观察波形。3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。5.用tanner

2、软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。工作计划与进度安排:第一周周一：教师布置课设任务，学生收集资料，做方案设计。周二：熟悉软件操作方法。周三四：画电路图周五：电路仿真。第二周周一二：画版图。周三：版图仿真。周四：验证。周五：写报告书，验收。指导教师： 2012年 月 日专业负责人：2013年 月 日学院教学副院长：2013年 月 日目 录1 绪论11.1 设计背景11.2 设计目标12 四输入与非门电路22.1 电路原理图22.2 四输入与非门电路仿真观察波形22.3 四输入与非门电路的版图绘制32.4 四输入与非门版图电路仿真观察波形42.5 L

3、VS 检查匹配5总结7参考文献8附录一：电路原理图网表9附录二：版图网表101 绪 论1.1 设计背景tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应

4、用广泛，具有很高知名度。L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完

5、整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。2 四输入与非门电路2.1电路原理图 用CMOS实现四输入与非门

6、电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是四个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。图2.1 四输入与非门电路原理图2.2与非门电路仿真观察波形给四输入与非门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2所示。图2.2 四输入与非门电路输入输出波形图 由波形可以看出，当输入A,B,C,D都为高电平时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。2.3与非门电路的版图

7、绘制用L-Edit版图绘制软件对电路进行四输入与非门电路版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如下图2.3所示。图2.3 四输入与非门电路版图2.4 四输入与非门版图仿真观察波形同四输入与非门电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.4所示。图2.4 四输入与非门电路版图输入输出波形图 由波形可以看出，输入A,B,C,D都为高电平时，输出低电平；其它情况，也就是只要有一个零输出就为高电平。四输入与非门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。2.5 LVS检查匹配用lay

8、out-Edit对反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图2.5所示。图2.5 四输入与非门电路LVS检查匹配图总 结 通过本次模拟电路版图课程设计，我受益匪浅。不仅巩固我们已学的版图工艺的理论知识，提高我们电子电路的设计水品，而且加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们创新意识及创新思维。在设计过程中我们将理论联系实际，在不断的改进设计中提高自己，完善自己的技能，达到了理论与实际的真正结合. 在版图设计的后期，模拟出波形时，还是遇到了一些困难，可能是因为移动文件

9、改变了路径而出不了波形，但是在老师悉心的指导及同学的热情帮助下，我最终找出了问题的根源并顺利完成设计.参考文献1 钟文耀,郑美珠.CMOS电路模拟与设计基于tanner.全华科技图书股份有限公司印行,2006.2 刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.3Alan Hastings.The Art of Analog Layout.Second Edition.电子工业出版社.2013附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 08:54:09*

10、Waveform probing be.options probefilename="D:studytannerS-EdittutorialQguang.dat"+ probesdbfile="D:studytannerS-EdittutorialQguang.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 Y D N16 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N16 C N19 Gn

11、d NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N19 B N22 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N22 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 Y C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B Vdd Vdd P

12、MOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u.include "D:studytannerTSpice70modelsml2_125.md".tran/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5

13、2n 2n 2n 60n 120n)VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n)VsssD D Gnd PULSE (0 5 2n 2n 2n 110n 160n)* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:studytannerS-EdittutorialQguang.tdb* Cell: Cell0Version 1.

14、22* Extract Definition File: D:studytannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 08:53.include D:studytannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>*

15、<P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>*

16、 <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>M8 1 10 3 1 PMOS L=2u W=7u * M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5) M7 3 9 1 1 PMOS L=2u W=7u

17、 * M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5) M6 1 8 3 1 PMOS L=2u W=7u * M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5) M5 3 7 1 1 PMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5) M4 3 10 6 2 NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u * M3 DRAIN

18、GATE SOURCE BULK (54 -23.5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5) * Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.include "D:st