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1、verilog设计一个串行数据检测器LOGOYOUR LOGO:r010 - 0000 0000www xxxx com xxxxxxxxx com某某广告设计有限公司题目：设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1,其他输入情况下为0。代码如下:module four_one( x, z, elk, rst, state);input x, elk, rst;output z;output2:0 state;reg2:0 state;wire z;parameterIDLE = *d0,A = 'dl,B = 'd2,C = *d3,D = *d4;as

2、sign z = (state = D) 1 : 0;always (posedge elk or negedge rst)if (!rst)beginstate <= IDLE;endelsecasex (state)IDLE: if (x = 1)begin state <= A; endelse beginstate <= IDLE; endA: if(x = 1)beginstate <= B;endelsebegin state <= IDLE;endB: if(x= 1)begin state <= C;endelsebegin state &l

3、t;= IDLE;endC: if(x = 1)begin state <= D;endelse begin state <= IDLE;endD: if (x =1)begin state <= D;endelse beginstate <= IDLE; enddefault: state <= IDLE;endcaseendniodule测试代码如下:"timescale Ins/ Ipsmodule four_one_tst;regx;reg elk, rst;wire z;wire 2:0 state; always #20 elk = -elk;always (posedge elk) begin#20 x <= $random%2;end four.one uut (x(x), Z(z),.clk(clk),.rst(rst),.state(state);initialcndmoduobegi

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