使用SignalTapⅡ逻辑分析仪调试FPGA_图文

1、45EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可编程逻辑器件专题使用SignalTap II 逻辑分析仪调试FPGA使用SignalTap II 逻辑分析仪调试FPGA Design debugging of FPGA using SignalTapII embeded logic analyzer西安交通大学电气工程学院郭佳佳胡晓菁王永良1概述随着F P G A 容量的增大设计调试成为一个很繁重的任务设计人员需要一种简易有效的测试工具传统的逻辑分析仪在测试复杂的FPGA 设计时 1设计中器件的选择依据设计规模而定 2设计者为减小电路板的面积在不

2、改变PCB 板布线的情况下引出I/O 引脚非常困难外接逻辑分析仪有改变FPGA设计中信号原来状态的可能 4将会加重设计方的经济负担一种新的调试工具QuartusII中的SignalTap II满足了FPGA开发中硬件调试的要求便于升级价格低廉等特点并以一个实例介绍该分析仪具体的操作方法和步骤能够捕获和显示可编程单芯片系统设计中实时信号的状态它支持多达1024个通道每个分析仪均有10级触发输入/输出SignalTapII为设计者提供了业界领先的SOPC 设计的实时可视性目前SignalTapII逻辑分析仪支持的器件系列包括SignalTapII将逻辑分析模块嵌入到FPGA 中逻辑分析模块对待测节

3、点的数据进行捕获使用SignalTapII无需额外的逻辑分析设备SignalTapII 对FPGA 的引脚和内部的连线信号进行捕获后因此使用SignalTapII的一般流程是建立SignalTapII(.stp文件并加入工程编译并下载设计到FPGA在测试完毕后将该逻辑分析仪从项目中删除1采样时钟决定了显示信号波形的分辨率否则无法正确反映被测信号波形的变化2可以使用NodeFinder中的SignalTapII滤波器查找所有预综合和布局布线后的SignalTap II节点逻辑分析器不可测试的信号包括P L L 的时钟输出L V D S信号配置采样深度SignalTapII所能显示的被测信号波形的

4、时间长度为T xT x = N本文介绍了可编程逻辑器件开发工具QuartusII中SingalTapII嵌入式逻辑分析器的使用详细介绍使用SignalTapII对FPGA调试的具体方法和步骤SignalTap图1 SignalTapII嵌入式逻辑分析器2005/546T s Ϊ²ÉÑùʱÖÓµÄÖÜÆÚÉèÖÃbuffer acquisition mode Á¬Ð

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18、202;½½øÐÐÑéÖ¤¶øÔÚÑ-»·²ÉÑù´æ´¢·½Ê½ÏÂ图2ADC0809采样控制器图3SignalTapII文 件的设置步骤 47EL EC TR ON IC P RO DU CT S CH I NA MAY 2005 可编程逻辑器件专题SignalTapII记录了一次采样过程的所有

19、数据从中可以看到FPGA 控制ADC0809转换的时序波形设其值为2561bit segments和单次触发相同的是逻辑分析仪在A D C 0809采样时钟上升沿时触发逻辑分析仪因此捕获1位数据后逻辑分析仪停止一共启动256次设显示格式为L i n e Chart分片采样图5是连续采样256个点的结果波形提供了芯片测试的一个很好的途径它在器件内部捕获节点进行分析和判断系统故障具有很好的效果按照上述SignalTapII的使用步骤并对文件进行设置如1处设置采样时钟ct32处添加测试信号3处是采样深度的设置在4处的设置确定了在clko时钟的上升沿触发逻辑分析仪在分段存储模式下设置为Sigmente

20、d5121bitsegments每段1个位的存储深度另外首先将STP 文件设置成连续存储模式在连续存储模式下这样 使用SignalTap逻辑分析仪调试FPGA作者:郭佳佳, 胡晓菁, 王永良作者单位:西安交通大学电气工程学院刊名:今日电子英文刊名:ELECTRONIC PRODUCTS CHINA年,卷(期:2005,(5被引用次数:5次相似文献(10条SingalTap II逻辑分析仪是Altera公司Quartus II软件中内嵌的一种调试程序,通过把一段执行逻辑分析功能的代码和客户的设计组合在一起编译、布局布线,完成传统逻辑分析仪的功能,可以在调试过程中观察软硬件的交互作用.文章通过一个

21、十进制计数器的设计实例,详细阐述用SignalTap II对FPGA调试的具体方法和调试步骤.实验结果证明,该调试方法操作方便,实时性较高,可加快系统的开发过程.2.学位论文高艳辉基于FPGA的边界扫描控制器的设计2010随着印制电路板功能的日益增强,结构日趋复杂,系统中各个功能单元之间的连线间距越来越细密,基于探针的电路系统测试方法已经很难满足现在的测试需要。边界扫描测试(BST技术通过将边界扫描寄存器单元安插在集成电路内部的每个引脚上,相当于设置了施加激励和观测响应的内建虚拟探头,通过该技术可以大大的提高数字系统的可观测性和可控性,降低测试难度。针对这种测试需求,本文给出了基于FPGA的边

22、界扫描控制器设计方法。 完整的边界扫描测试系统主要由测试控制部分和目标器件构成,其中测试控制部分由测试图形、数据的生成与分析及边界扫描控制器两部分构成。而边界扫描控制器是整个系统的核心,它主要实现JTAG协议的自动转换,产生符合IEEE标准的边界扫描测试总线信号,而边界扫描测试系统工作性能主要取决与边界扫描控制器的工作效率。因此,设计一个能够快速、准确的完成JTAG协议转换,并且具有通用性的边界扫描控制器是本文的主要研究工作。 本文首先从边界扫描技术的基本原理入手,分析边界扫描测试的物理基础、边界扫描的测试指令及与可测性设计相关的标准,提出了边界扫描控制器的总体设计方案。其次,采用模块化设计思

23、想、VHDL语言描述来完成要实现的边界扫描控制器的硬件设计。然后,利用自顶向下的验证方法,在对控制器内功能模块进行基于Testbench验证的基础上,利用嵌入式系统的设计思想,将所设计的边界扫描控制器集成到SOPC中,构成了基于SOPC的边界扫描测试系统。并且对SOPC系统进行软硬件协同仿真,实现对边界扫描控制器的功能验证后将其应用到实际的测试电路当中。最后,在基于SignalTap硬件调试的基础上,软硬件结合对整个系统可行性进行了测试。从测试结果看,达到了预期的设计目标,该边界扫描控制器的设计方案是正确可行的。 本文设计的边界扫描控制器具有自主知识产权,可以与其他处理器结合构成完整的边界扫描

24、测试系统,并且为SOPC系统提供了一个很有实用价值的组件,具有很明显的现实意义。设计和验证超高密度FPGA的方法是采用逻辑分析仪、示波器和总线分析仪,通过测试头和连接器把信号送到仪器上.随着FPGA设计复杂度的增加,传统的测试方法受到局限.在FPGA内部嵌入逻辑分析核,构成一种嵌入式逻辑分析仪,对FPGA器件内部所有的信号和节点进行测试,这一方法同样可以达到FPGA开发中硬件调试的要求,并且具有无干扰、便于升级和使用方便等优点.SignalTap正是这样一种嵌入式逻辑分析仪,本文详细介绍了其在调试FPGA时的具体方法和步骤.介绍一种利用计算机打印口调试ALTERA的FLEX10K系列FPGA的

25、方法。对于没有ALTERA的Quartus软件的设计者,该方法可以在一定程度上弥补MAX+PLUSIIl软件没有SignalTap逻辑分析功能的不足。现场可编程门阵列(FPGA广泛应用于数字系统的设计,在数字系统中设计内置的信号发生器和嵌入的逻辑分析仪有助于系统硬件调试.分析了FPGA内置信号发生器实现原理和嵌入逻辑分析仪SignalTap II的配置,并给出了在研制1Gb/s光纤通道交换机过程中的系统硬件调试实例,丰富了硬件调试方法.6.学位论文彭平良基于FPGA的嵌入式图像采集卡的研究2007图像采集和处理技术在机器视觉和图像分析等诸多领域应用十分广泛,大部分情况下,采集卡只需将前端相机捕

26、获的图像信息正确地传回计算机即可。但是在要求较高的应用场合需要采集卡能准确控制外部光源和相机,完成图像采集,预处理,数据传输。只有这样,用户才可以根据不同的兴趣和需求对特定的某些图像进行采集、传输以及处理,以达到某种分析目的。本文根据国家985二期项目“三维粒子图像测速系统”的图像采集与处理需要,设计开发了一款以FPGA为核心控制芯片的嵌入式图像采集卡。采集卡以FPGA为逻辑和算法实现的核心器件,不仅实现了传统意义上的图像采集,而且实现了CCD相机控制和激光器同步曝光功能,打破了以往单纯靠增加硬件设备实现同步控制的方法,简化了系统硬件结构并节约系统成本。此外,在系统中嵌入了图像增强算法和采用P

27、CI接口与计算机连接满足了高速采集的要求。同时,采用市场上广泛应用的Camera Link作为采集卡的图像输入接口,提高了系统的通用性、传输速率和抗干扰能力,简化图像获取设备和模拟摄像头之间需要视频解码等连接。具有嵌入式处理功能,光源同步和相机控制的采集卡将使机器视觉系统,图像测速等诸多领域的图像采集应用变得更为便捷。论文首先对图像采集卡系统的组成、整体方案和可行性进行了论证。然后给出了图像采集卡的硬件设计。在此部分结合整体设计方案,讨论芯片的选型问题。根据所选芯片的本身特点,分模块地对图像采集卡的硬件设计原理进行了详细的阐述。接下来是图像采集卡的软件设计部分。用VHDL和原理图结合的方法对F

28、PGA进行编程,实现了图像采集系统的各个功能模块。根据图像采集系统的要求用DriverWorks软件设计了图像采集卡的WDM底层驱动程序和上层应用程序。最后是用FPGA实现了带修改参数的硬件嵌入式图像处理算法图像增强。论文中使用QUARTUS软件嵌入的逻辑分析仪SignalTap对FPGA设计的模块进行了硬件调试,给出了调试的时序图和调试结果,经测试分析该采集卡满足“三维粒子图像测速系统”的要求,达到了预期目标。基于FPGA的运动控制卡采用脉冲加方向的闭环控制方式,具有结构简单,集成度高、实时性好等优点.从硬件的构成、设计和算法实现等方面入手,阐述了运动控制卡的设计和开发.用硬件描述语言VHD

29、L(very high speed integrated circuit HDL和原理图结合的方式对FPGA编程实现系统的主要硬件逻辑和算法,从而提高了系统的灵活性和移植性.在硬件算法上,采用乒乓操作处理高速的分频倍数数据流,提高了系统的实时性和控制精度;并且提出了一种基于加二计数器的分频算法,实现任意分频倍数的分频.利用嵌入式调试工具SignalTap对运动控制卡进行硬件调试和仿真,给出了相应的误差分析.简述I2C总线的原理;介绍几种I2C接口芯片的初始化方法;以AD9883A的初始化为例,重点说明基于FPGA的I2C配置模块,在Quartus软件中进行了I2C 总线主从模式下的仿真,并用其内嵌逻辑软分析仪SignalTap 完成了硬件调试.以I2C总线协议为根据,用有限状态机(FSM:Finite State Machine设计了基于FPGA的I2C初始化程序模块.主要