数电课设脉冲序列发生器和十进制加法计数器解读

1、目录绪论41 .计数器42 .串行序列信号的检测5课题i61脉冲序列发生器（脉冲为01011010）62.1 课程设计的目的：62.2 设计过程：6课题二102十进制加法计数器102.1 课程设计的目的：102.2 设计过程10总结15参考文献155绪论一.计数器计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。止匕外，还能用它执行数字运算。1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实

2、现计数状态的电子电路称为计数器。特点为：（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。2、计数器分类1）按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。2）按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。3

3、）按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以，在这个高科技现代社会中，同步二进制计数器应用十分广泛二.串行序列信号的检测序列信号是指在同步脉冲作用下循环地产生一审周期性的二进制信号.序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测

4、器中预先设置的相同，则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码与预置数的对应码相同。设计中一般采用状态机来实现。信号发生器又称信号源或振荡器，它是指产生所需参数的电测试信号的仪器。在生产实践和科技领域中有着广泛的应用。按信号波形可分为正弦信号、函数（波形）信号、脉冲信号和随机信号发生器等四大类。各种波形曲线均可以用三角函数方程式来表示。常见的有函数信号发生器。根据结构不同，它可分为反馈移位型和计数型两种.1、移位型序列信号发生器信号发生器又称信号源或振荡器，它是指产生所需参数的电测试信

5、号的仪器。在生产实践和科技领域中有着广泛的应用。按信号波形可分为正弦信号、函数（波形）信号、脉冲信号和随机信号发生器等四大类。各种波形曲线均可以用三角函数方程式来表示。常见的有函数信号发生器。移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。由n位移位寄存器构成的序列信号发生器所产生的序列信号的最大长度为：P=2n2、计数型序列信号发生器计数型序列信号发生器能产生多组序列信号，这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器组成.课题一设计一周期性输由01011010的脉冲序列1.1 课程设计的目的：1、了解同步计数器的工作原理和逻辑

6、功能。2、掌握计数器电路的分析、设计方法及应用。3、熟悉设计过程和边沿JK触发器原理。1.2 设计过程(1)状态转换图/0/1/0000一001U011/0t/1111+1010100/1/0/1图1.1.101011010脉冲序列的状态图排列：Q2Q；Q；(2)选择触发器，求时钟方程，输出方程和状态方程选择触发器选用3个时钟下降沿触发的边沿JK触发器求时钟方程CP0=CP1=CP2=CP(1.2.1)求输出方程由图1.1.2所示即可求出输出方程Y=Q；Qn+Q；Qn=Q；份Q；(1.2.2)000011110图1.1.2脉冲序列输出的卡诺图求状态方程根据图1.1.1所示状态图的规定，可画出如

7、图1.1.3所示的计数器次态卡诺图00010101000111011100001111011110n 00 0图1.1.3脉冲序列次态卡诺图把图1.1.3所示卡诺图分解开，便可得到如图1.1.4所示各个触发器次态卡诺图Qn2+的卡诺图(b)Qn，的卡诺图(c)Qno*-的卡诺图图1.1.4各个触发器次态的卡诺图rQno+=Q；QQntQnQn+QnQn(1.2.3)一Qn1=QnQnQnQnQnQnQn22102120(3)求驱动方程JK触发器的特性方程为(1.2.4 )Qn1=JQnKQn比较式(1.2.3)、(1.2.4),即可得下列驱动方程：(1.2.5 )J0=K0=1J1=KQ；J2

8、=K2=Q；Q；(4)画逻辑电路图根据选用的触发器和时钟方程式（1.2.1 ）、输出方程式（1.2.2 ）及驱动方程（1.2.5）,即可画出如图1.1.5所示的逻辑电路图7图1.1.5输出脉冲序列逻辑电路图课题二设计十进制同步加法计数器2.1课程设计的目的：1、了解同步计数器的工作原理和逻辑功能。2、掌握计数器电路的分析、设计方法及应用3、熟悉设计过程和边沿JK触发器原理。2.2设计过程(1)结构示意框图和状态图结构示意框图图2.2.1(a)所示是十进制同步加法计数器的结构示意框图，CP是输入加法计数脉冲，C是送给高位的输出进位信号，当CP到来时要求电路进行加法计数。-k C输出进位信号十进制

9、同步加法计数器CP-输入加法计数脉冲(a)/0/0/0/000000001001000110100/11/010011000011101100101/0/0/0/0排列：Q；Q；QnQn图2.1.1十进制同步加法计数器(a)结构示意框图(b)状态图状态图根据题意可以列出如图2.1.1(b)所示的状态图。它准确地表达了当CP不断到来时，进行递增计数。(2)选择触发器，求时钟方程、输出方程和状态方程选择触发器选用4个时钟脉冲下降沿触发的JK触发器，并用FF0、FF1、FF2、FF3表示。求时钟方程因要用同步电路，故时钟方程应为CP0=CP1=CP2=CP3=CP(2.2.1)求输出方程根据图2.2

10、.1(b)所示状态图的规定，可画出如图2.2.2所示的C的卡诺图。注意，无效状态对应的最小项可当成约束项，即10101111可作为约束项对待。由图2.2.2所示卡诺图可直接得到C=Q；Q；(2.2.2)0001111000000000X厂X0X00011110图2.1.2输出进位信号C的卡诺图9求状态方程先根据图2.1.3所示状态图的规定，画出计数器次态Q3Q2QnQ0的卡诺图，如图2.1.2所示。在分解开画出每一个触发器次态的卡诺图，如图2.1.3所示。0001111000010010010000110101011010000111XXXXXXXXXXXXXXXX10010000XXXXXX

11、XX00011110图2.1.3 十进制同步加法计数器次态QnjQnjQnJQ n0+的卡诺图11QM00011110000000O0XX一X0X00011110(a)QQ%0001111000011110(d)图2.1.4十进制同步加法计数器各触发器次态的卡诺图(a)Qn31的卡诺图(b)Qn3的卡诺图(c)Qn1+的卡诺图(d)QT的卡诺图由图2.1.4所示各卡诺图，可得下列状态方程：qt=QnQn1华=Q；Q；q0+q；Q；iQn牛_QnQnQn+QnQn+QnQn(223)Q2-Q2Q1Q0Q2Q1Q2Q0I-。),Q;*=QnQ；Q；+Q；Q；32103VX0(3)求驱动方程JK触发

12、器的特性方程为Qn+=jQn+KQn(2.2.4)写驱动方程比较(2.2.3)、(2.2.4),由图2.1.4所示的卡诺图即可写出驱动方程广J0=K0=1j=Q；Q0K1=Q0J2=K2=Q；Qn(2.2.5)IJ3=Q；Q；Q0C=Q0(4)画逻辑电路图17B-wal需，日_1.+7-苫仟JLIEdx-T*RE;E二-6.11二ELE-rnr-图2.1.5十进制同步加法计数器的逻辑电路图（5）检查电路能否自启动将无效状态1010-1111分别代入式（2.2.2）、（2.2.3）进行计算，结果如/0/0/0/01111一111001011101一11000011/0/01011一1010一0101可见，在CP操作下都能回到有效状态，电路能够自启动。总结通过本次数字电路课程设计，我受益匪浅。不仅巩固我们已学的数字电子技术的理论知识，提高我们电子电路的设计水品，而且加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们创新意识及创新思维。经过了一段时间的努力我终于完成了，从芯片的选择，再到设计与实现。在这个过程中我学习到了很多在课本上不能学习到的知识，对一个产品也有了一个新的认识，以前我都