可编程逻辑设计基础

1、一、 实验目的a) 了解可编程数字系统设计的流程 b) 掌握 Quartus 软件的使用方法c) 掌握竞争和冒险的基本概念和电路时延分析方法二、 实验原理1. 实验内容观察并记录实验箱上的 FPGA 型号，新建一个 Project，器件选用实验箱上的 FPGA；硬木课堂的FPGA型号是cyclone 4 EP4CE6F17C8N，由于quartus2 9.1web不能提供对于该芯片的仿真支持，故选用cyclone3 EP3C5E144C8作为仿真芯片建立project2、实验内容用“AND2”和“XOR”器件设计一个 1 位半加器，并用功能仿真进行验证；输入输出信号：A、B分别表示输入的两位加

2、数，S表示输出的和数，C表示输出的进位。根据信号列出真值表：ABSC0000011010101101根据真值表得出逻辑表达式：S = A xor B C = AB根据逻辑表达式作出原理图：功能仿真：首先通过然后为信号分配管脚进行全编译通过编写波形文件生成simulation netlist开始功能仿真校验真值表与实际功能无误3、 点击“File”à“Create/Update”à“Create Symbol File for Current File”菜单项，将 1 位半加器封装成元 件。新建一个原理图文件，调用 2 个半加器实现一个 1 位全加器，并用功能仿真进行验证；输

3、入输出信号：Ai Bi Ci-1分别表示两个加数与低位进位，Si表示和数 Ci表示进位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出逻辑表达式:Si = Ai xor Bi xor Ci-1Ci = ABCi-1+ABCi-1+AB = AB + Ci-1 * AxorB作出用两个半加器的原理图功能仿真:与真值表符合4、 将 1 位全加器封装成元件，新建原理图文件，调用 4 个全加器实现一个 4 位行波加法器，用功能仿真进 行验证，用“Tools”à“Netlist Viewers”à“RTL Vie

4、wer”查看电路综合结果； 输入输出信号：Ai Bi Ci-1分别表示第i位两个加数与i-1位进位，Si表示第i位和数 Ci表示第i位进位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出逻辑表达式:Si = Ai xor Bi xor Ci-1Ci = ABCi-1+ABCi-1+AB = AB + Ci-1 * AxorB原理图：使用4个全加器易得第0位进位信号接地，然后依次串联即可得到行波4位加法器功能仿真：由于低位进位信号只与低位的加数与次低位信号有关，因此逐位验证功能，即固定低位进位信号测试功能，分四次测试第0位（

5、最低位）第1位第2位第3位（最高位）与实际功能符合RTL Viewer显示的电路综合结果；5、 适配编译，用“Tools”à“Netlist Viewers”à“Technology Map Viewer”查看电路 Map 结果；用 “Tools”à“Chip Planner”查看器件适配结果；Technology Map Viewer显示的电路map结果Chip Planner显示的器件适配结果6、 将 4 位全加器下载到实验箱，连接逻辑电平开关进行功能验证7、 对 1 位半加器，进行时序仿真，并做时延分析，可参考预备知识相关内容编写好波形文件后（A 20NS

6、B 40NS）进行时序仿真AB从10变为01时 由于AS FR = 8.945ns AC FF = 7.371nsBS RF = 8.198NS BC RR= 6.903NS所以 B信号的上升传到SC时A信号的下降还未传递过来，因此会S会出现短暂的低电平C是高电平C的宽度S的宽度AB从“01”变为“11”时由于AC RR=7.142ns AS RF=8.817ns 因此C的上升要优先于S的下降 出现SC的11态，后稳定于01，宽度为1.377nsAB由11变为00时，AC FF = 7.371 BC FF = 7.092实际显示经由7.108后C由1变为0AS FF=8.817 BS FR =

7、 8.660因此产生一个宽度为148ps的高电平8、 对 1 位全加器，进行时序仿真，并做时延分析，要求：Progagation Delay显示的各输入对输出的时延 a) 测量 A 第 14 个上升沿到对应的的 S 输出之间的延迟时间；第一个第二个第三个第四个b) 对输出 S 的毛刺进行测量和分析； 图中可见当AiBi从10变为01时由于B的RF = 4.659ns A的FR = 5.205ns 所以B的变化先影响Si，因此Si出现一个尖刺的低电平宽度为546psAiBiCi-1从110变为001时 由于B FR =4.851 A 的FF = 5.157 所以Si会先变为短暂的高电平后恢复低电

8、平 直到Ci-1 的RR=7.494ns响应后才会变为稳定的高电平毛刺宽度高电平311ps 低电平2.323nsc) 对输出 C 的毛刺进行测量和分析；AiBi从10变为01时 由于Bi RR=5.149快于Ai的FF=5.535因此Ci会出现一个短暂的高电平毛刺宽度：386psd) 对测得的时延结果进行分析BiCi-1=00 Ai 0-1与表中Ai对Si RR = 5.075非常接近AiCi-1=00 Bi 0-1与表中Bi对Si RR = 4.729相等AiBi=00 Ci-1 0-1与表中Ci-1对Si RR = 7.494相等BiCi-1=10 Ai 0-1与表中Ai对Ci RR =

9、5.478相等AiCi-1=10 Bi 0-1与表中Bi对Ci RR = 5.149相等AiBi=10 Ci-1 0-1与表中Ci-1对Ci RR = 7.913相等9、 对 4 位全加器，进行时序仿真，并做时延分析，要求：Progagation Delay显示的各输入对输出的时延e) 测量 Cin=“0”， B=“0111”， A 从“0000”-“0001” 所对应输出 S3的时延； 如图A0由0-1后，经由9.793ns S3由0-1与表对应f) 测量 Cin=“0”， B=“0110”， A 从“0000”-“0010” 所对应输出 S3的时延； 如图 A1由0-1后，经由9.501n

10、s S3由0-1 与表对应g) 测量 Cin=“0”， B=“0100”， A 从“0000”-“0100” 所对应输出 S3的时延；如图 A2由0-1后，9.125ns后S3由0-1 与表对应h) 测量 Cin=“0”， B=“0000”， A 从“0000”-“1000” 所对应输出 S3的时延； 如图 A3由0-1后，8.296ns后S3由0-1 与表对应i) 测量 Cin=”0”-“1”， B=“0000”， A 从“0000”-“0111” 所对应输出 S3的时延； 如图 Cin由0-1后，9.393ns后S3由0-1 与表对应j) 测量 Cin=“0”， B=“1111”， A 从

11、“0000”-“0001” 所对应输出 Cout的时延； 如图A0由0-1后，经由9.687ns Cout由0-1与表对应k) 测量 Cin=“0”， B=“1110”， A 从“0000”-“0010” 所对应输出 Cout的时延； 如图A1由0-1后，经由9.395ns Cout由0-1与表对应l) 测量 Cin=“0”， B=“1100”， A 从“0000”-“0100” 所对应输出 Cout的时延； 如图A2由0-1后，经由9.019ns Cout由0-1与表对应m) 测量 Cin=“0”， B=“1000”， A 从“0000”-“1000” 所对应输出 Cout的时延； 如图A3由0-1后，经由8.191ns Cout由0-1与表对应n) 测量 Cin=”0”-“1”， B=“1000”， A 从“0000”-“0111” 所对应输出 Cout的时延； 如图