第5章EDA实验开发系统

1、第第5 5章章 EDAEDA实验开发系统实验开发系统 第第5章章 EDA实验开发系统实验开发系统 5.1 GW48型型EDA实验开发系统原理与使用介绍实验开发系统原理与使用介绍 5.2 GW48实验电路结构图实验电路结构图 5.3 GW48系统结构图信号名与芯片引脚对照表系统结构图信号名与芯片引脚对照表 5.4 GW48型型EDA实验开发系统使用示例实验开发系统使用示例 习题习题 第第5 5章章 EDAEDA实验开发系统实验开发系统 5.1 GW48型型EDA实验开发系统原理与实验开发系统原理与使用介绍使用介绍 5.1.1 系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，

2、可对Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司各种ISP编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的12种实验电路结构模式。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (2) GW48系统基于“电路重构软配置”的设计思想，采用了I/O口可任意定向目标板的智能化电路结构设计方案，利用在系统微控制器对I/O口进行任意定向设置和控制，从而实现了CPLD/FPGA目标芯片I/O口与实验输入/输出资源以各种不同方式连接来构造形式

3、各异的实验电路的目的。第第5 5章章 EDAEDA实验开发系统实验开发系统 (3) GW48系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接口、48 MHz 高频时钟源及在板数字频率计，在其上可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程设计。第第5 5章章 EDAEDA实验开发系统实验开发系统 5.1.2 系统工作原理 图5.1为GW48系列EDA实验开发系统的板面结构图，图5.2为GW48系统目标板插座引脚信号图，图5.3为其功能结构模块图。图5.3中所示的

4、各主要功能模块对应于图5.1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下。第第5 5章章 EDAEDA实验开发系统实验开发系统 扬声器SW9键模式选择实 验 电 路 结 构 变 换 选 择 键CLOCK0单片机接口电路扬声器连接VGA视频接口RS-232串行接口J8键8散热器CON2目标板插座221J6J4高频时钟源48MHz晶体J2GAL16V8/4JP2GAL16V8/374HC37374HC245频率计测频输入D1D2目 标 板 插 座 1发光管J1高频组中频组低频组电源输出J5+5VGNDSWG9CON1J7C38+12VGND-12VD/A工作

5、电源座电源开关数码7数码6数码5数码4数码3数码2数码1键1键2键3键4键5键6键7VR1IN1IN0AOUTAIN1AIN0主板信号输入A/D接口PS/2J3AS1JP1CJP1BJP1AB8RS-232B4VGAB3时钟频率选择时钟发生电路接口电路视频接口电路模式指示2在线下载接口电源输入接口电路切换座模拟接口电路EU3EU2数/模转换接口电路模/数转换接口电路键系统复位SW10D9D10D11D12D13D14D15D16数码8B2适配座目标芯片CPLD/FPGA目标芯片EDA实验开发J3B在线下载接口1D3D4D5D6D7D8k1信号输入A/D信号输出D/A图5.1 GW48实验开发系

6、统的板面结构图第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.2 GW48系统目标板插座引脚信号图 2VCCCLOCK3CLOCK5CLOCK7CLOCK9CLOCK1PIO48VCCPIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26SPEAKERPIO31PIO29PIO27PIO33GNDPIO35PIO37PIO39PIO41PIO43PIO45PIO47PIO49CLOCK8GNDCLOCK6CLOCK0CLOCK2CLOCK4CLOCK10在线编程座J3B/J3AVCCSEL0SEL1GNDGNDTDInSTAT

7、DOTMSTCKCON2CON1目标板插座2目标板插座140394039GNDVCCSEL0SEL1GND21TCKTDOTMSnSTATDIVCCGNDPIO7PIO5PIO3PIO1PIO9PIO25PIO23PIO21PIO19PIO17PIO15PIO13PIO11PIO10PIO2PIO4PIO6PIO8PIO12PIO14PIO16PIO18PIO20PIO22PIO24PIO01第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.3 GW48实验开发系统功能结构图 择器实验与接口方式选I/O接口信息交换通道信息显示方式控制接口控制信息信息矢量通道信号源选择控制矢量转换接口

8、信息示模块输出显ispLSIispLSIBL7模块BL5BL3BL2接口方式与接口信息矢量总控制模块BL6模块矢量转换接口信息BL4块源发生模实验信号BL1第第5 5章章 EDAEDA实验开发系统实验开发系统 (1) BL1：实验或开发所需的各类基本信号发生模块。 (2) BL5：CPLD/FPGA输出信息显示模块。其中包括直通非译码显示、BCD码7段译码显示、8421码7段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。 (3) 在BL6的监控程序中安排了多达11种形式各异的信息矢量分布，即电路重构软配置。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (4)

9、 BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA目标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。 (5) BL6使GW48系统的应用结构灵活多变。实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。 第第5 5章章 EDAEDA实验开发系统实验开发系统 5.1.3 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案

10、的目的有三个：适应更多的实验与开发项目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法的说明如下。第第5 5章章 EDAEDA实验开发系统实验开发系统 (1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。通过它的选择，能使实验板产生12种不同的实验结构。 (2) B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无需拔下，但如果要进行应用系统开发、产品

11、开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试。图5.2列出了此接口座的连接信号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和编程下载，具体的引脚连接方式可参见表5.1。 第第5 5章章 EDAEDA实验开发系统实验开发系统 表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明第第5 5章章 EDAEDA实验开发系统实验开发系统 (4) J2：为并行通信接口，通过通信线与微机的打印机口相连。 (5) 键18：为实验信号控制键，它的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参

12、考5.2节。 (6) 数码18/D1D16：前者是LED数码显示器，后者是发光管，它们的显示方式和连线形式也与SW9的输入码有关，使用中也需参考5.2节。 (7) JP1A/JP1B/JP1C：为时钟频率选择模块。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (8) 目标芯片的声讯输出S1：可以通过在JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的SPEAKER(图5.2)口上，即PIO50。如对于ispLSI1032，此口对应其I/O50(PIN5)，对于FLEX10K，对应CLRn(PIN3)。 (9) J7：为PS/2接口。通过此接口，可以将PC机的键盘或鼠标与GW4

13、8系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验。连接方式参见“实验电路结构图NO.5B”(图5.16)。第第5 5章章 EDAEDA实验开发系统实验开发系统 (10) J6：J6为VGA视频接口，通过它可完成目标芯片对VGA显示器的控制。 (11) EU3：单片机接口电路，它与目标板的连接方式也已标于主系统板上。连接方式可参见“实验电路结构图NO.5B”(图5.16)。 (12) J8/B8：J8为RS-232串行通信接口，B4是其接口电路，此接口电路是为单片机与PC机通信准备的。 (13) EU2/AOUT/JP2：EU2为D/A转换接口电路。 第第5 5章章 EDAEDA实

14、验开发系统实验开发系统 (14) ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端AIN0和AIN1进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。 (15) JP2(左下角座)： 它们的接口方式是：D0D7PI01623，Addr.PIO32A25，PIO33ALE(22)，PIO34START(6)。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (16) VR1/AIN1：VR1电位器，通过它可以产生0+5 V幅度可调的电压，其输入口是0809的IN1(与外接口AIN1相连，但当AIN1插入外输入插头时

15、，VR1将与IN1自动断开)。若利用VR1产生被测电压，则需使0809的25脚置高电平，即选择IN1通道。 (17) AD574A：就一般的工业应用来说，AD574A属高速高精度A/D器件，应用十分广泛。 接线方式如表5.2所示。第第5 5章章 EDAEDA实验开发系统实验开发系统 表5.2 GW48-C系统上AD574/1674引脚端口与目标器件引脚连接对照表第第5 5章章 EDAEDA实验开发系统实验开发系统 (18) AIN0的特殊用法：系统板上设置了一个比较器电路，主要由LM311组成。 (19) SW10：系统复位键。 (20) J4：48/50 MHz高频时钟源。 (21) CON

16、1/CON2：目标芯片适配座B2的插座，在目标板的下方。 第第5 5章章 EDAEDA实验开发系统实验开发系统 5.2 GW48实验电路结构图实验电路结构图 5.2.1 实验电路信号资源符号图说明 结合图5.4，以下对实验电路结构图中出现的信号资源符号功能作出一些说明。 (1) 图5.4 (a)是十六进制七段全译码器，它有7位输出，分别接七段数码管的七个显示输入端：a、b、c、d、e、f和g。它的输入端为D、C、B、A，其中，D为最高位，A为最低位。例如，若所标输入的口线为PIO1916，表示PIO19接D，18接C，17接B，16接A。第第5 5章章 EDAEDA实验开发系统实验开发系统 (

17、2) 图5.4 (b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 (3) 图5.4 (c)是十六进制码(8421码)发生器，由对应的键控制输出4位二进制构成的1位十六进制码，数的范围是00001111，即H0HF。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (4) 直接与七段数码管相连的连接方式的设置是为了便于对七段显示译码器的设计学习。以图5.7为例，图中所标PIO46PIO40接g、f、e、d、c、b、a表示PIO46PIO40分别与数码管的七段输入g、f、e、d、c、b、a相接。 (5) 图5.4 (

18、d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20 ms。第第5 5章章 EDAEDA实验开发系统实验开发系统 (6) 实验电路结构图NO.5、NO.5A、NO.5B、NO.5C是同一种电路结构，只不过是为了清晰起见，将不同的接口方式分别画出而已。 (7) 图5.4(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平。此键的功能可用于手动控制脉冲的宽度，具有琴键式信号发生器的实验结构图是图5.8。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.4 实验电路信号资源符号图 译码器(a)(b)HEX(c)单

19、脉冲(d)(e)第第5 5章章 EDAEDA实验开发系统实验开发系统 5.2.2 各实验电路结构特点与适用范围简述 (1) 结构图NO.0 (图5.5)：目标芯片的PIO16PIO47共八组4位二进制码输出，经译码器可显示于实验系统上的八个数码管。 第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.5 实验电路结构图NO.0 数码8数码7数码6数码5数码4数码3数码2数码1FPGA/CPLD目标芯片实验电路结构图NO.0PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-

20、PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器D7D8D5D6D3D4D1D2PIO7键8D16PIO6键7D15PIO5键6D14PIO4键5D13PIO3键4D12PIO2键3D11HEX键2HEX键1PIO7-PIO2PIO11-PIO8PIO15-PIO1287654321扬声器第第5 5章章 EDAEDA实验开发系统实验开发系统 (2) 结构图NO.1 (图5.6)：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键4和键3输入8位加数，键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4数码管1，相加的和显示于数码管6和数码管

21、5。可令键8控制此加法器的最低位进位。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.6 实验电路结构图NO.1FPGA/CPLD目标芯片实验电路结构图NO.1PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬声器D8PIO38D7PIO37D6PIO36D5PIO35D4PIO34D3PIO33D2PIO32D1PIO39PIO39-PIO32PIO49PIO48PIO15-PIO12PIO11-PIO8PIO7-PIO

22、4PIO3-PIO0第第5 5章章 EDAEDA实验开发系统实验开发系统 (3) 结构图NO.2 (图5.7)：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5作7段显示译码方面的实验。 (4) 结构图NO.3 (图5.8)：特点是有8个琴键式键控发生器，可用于设计作八音琴等电路系统。第第5 5章章 EDAEDA实验开发系统实验开发系统 (5) 结构图NO.4 (图5.9)：适合于设计移位寄存器、环形计数器等。电路特点是: 当在所设计的逻辑中有串行二进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8D1上逐位显示出来，这能很直观地看到串

23、出的数值。 (6) 结构图NO.5 (图5.10)：特点是有三个单次脉冲发生器。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.7 实验电路结构图NO.2FPGA/CPLD目标芯片实验电路结构图NO.2PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40译码器译码器译码器译码器键8键7键6键5键4键3键2键1PIO4887654321PIO46-PIO40接g, f, e, d, c, b, a直接与数码管的7段相接PIO38-PIO32接g, f, e, d, c,

24、b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接g, f, e, d, c, b, aD10D9PIO49J6VGA视频接口67845101231314R76200R77200R78200PIO41PIO40PIO43PIO42PIO44第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.8 实验电路结构图NO.3 FPGA/CPLD目标芯片实验电路结构图NO.3PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44S

25、PEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8第第5 5章章 EDAEDA实验开发系统实验开发系统 (7) 结构图NO.6 (图5.11)：此电路与图5.7相似，但增加了两个4位二进制发生器，数值分别输入目标芯片的PIO7PIO4和PIO3PIO0。 第第5 5章章 EDAEDA实验开发系统实

26、验开发系统 图5.9 实验电路结构图NO.4 FPGA/CPLD目标芯片实验电路结构图NO.4PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44译码器译码器译码器译码器键8D16键7D15键6键5键4HEX键3HEX键2HEX键187654321PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0时钟计数器单脉冲单脉冲D14串行输出PIO10D8 D7 D6 D5 D4 D3 D2 D1LOADCLOCKCLEAR第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.10 实验电路结构图NO.5 FPGA/CPLD目标

27、芯片实验电路结构图NO.5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8单脉冲单脉冲单脉冲第第5 5章章 EDAED

28、A实验开发系统实验开发系统 (8) 结构图NO.7 (图5.12)：此电路适合于设计时钟、定时器、秒表等。可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、键4和键1进行时、分、秒的设置。 (9) 结构图NO.8 (图5.13)： 此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。 第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.11 实验电路结构图NO.6 D11D12D13FPGA/CPLD目标芯片实验电路结构图NO.6PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40SPEAKER键8D16

29、键7D15键6键5键4键3HEX键2HEX键187654321扬声器PIO19PIO20PIO21PIO22PIO23PIO13-PIO8PIO46-PIO40接 g, f, e, d, c, b, a直接与数码管的7段相接PIO38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接 g, f, e, d, c, b, aD8 D7 D6 D5 D4 D3 D2 D1D14PIO13 PIO12 PIO11 PIO10 PIO9PIO17PIO18PIO16PIO7-PIO4PIO3-PIO0PIO8第第

30、5 5章章 EDAEDA实验开发系统实验开发系统 图5.12 实验电路结构图NO.7FPGA/CPLD目标芯片实验电路结构图NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36SPEAKER译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO46D7PIO45D6PIO44D5PIO43D4PIO42D3PIO41D2PIO40D1PIO47D16D15D14D13D12D11D9PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40单

31、脉冲单脉冲单脉冲第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.13 实验电路结构图NO.8 FPGA/CPLD目标芯片实验电路结构图NO.8PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬声器PIO9PIO15-PIO12PIO7-PIO4PIO3-PIO0HEX单脉冲单脉冲串行输入脉冲D14PIO11PIO8PIO10D7D8D5D6D3D4D1D2预置串行输入数DCBADCBA第第5 5章章 EDAEDA实验开发系统实验开发系统 (10) 结

32、构图NO.9 (图5.14)：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。 (11) 结构图NO.5A (图5.15)：此电路即为NO.5电路，可用于完成A/D转换方面的实验。 (12) 结构图NO.5B (图5.16)：此电路可用于单片机接口逻辑方面的设计和PS/2键盘接口方面的逻辑设计(平时不要把单片机接上，以防口线冲突)。 (13) 结构图NO.5C (图5.17)：可用于D/A转换接口实验和比较器LM311的控制实验。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.14 实验电路结构图NO.9 FPGA/CPLD目标芯片实验电路结构图NO.9PIO19-PIO16P

33、IO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8键7键6键5键4键3HEX键2HEX键187654321扬声器PIO38 PIO37 PIO36 PIO35 PIO34 PIO33 PIO32PIO39PIO39-PIO32D8D7D6D5D4D3D2D1PIO14 PIO13 PIO12 PIO11 PIO10 PIO9PIO8PIO15D16D15D14D13D12D11D10D9PIO15-PIO8PIO7-PIO4PIO3-PIO0第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.15 实验电路结构图NO.5A 第第5

34、 5章章 EDAEDA实验开发系统实验开发系统 图5.16 实验电路结构图NO.5B 第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.17 实验电路结构图NO.5C 第第5 5章章 EDAEDA实验开发系统实验开发系统 (14) 当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管8将显示“F”，数码管6至数码管1显示频率值，最低位单位是Hz。 (15) 结构图NO.B(图5.18)：此电路适用于8位译码扫描显示电路方面的实验。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.18 实验电路结构图NO.B FPGA/CPLD目标芯片PIO8PIO14PI

35、O13PIO12PIO11PIO10PIO9PIO8实验电路结构图NO.B共阴共阴共阴共阴共阴共阴共阴共阴76543218PIO1PIO2PIO3PIO4PIO5PIO6PIO7第第5 5章章 EDAEDA实验开发系统实验开发系统 5.3 GW48系统结构图信号名与芯片系统结构图信号名与芯片引脚对照表引脚对照表 GW48系统结构图信号名与芯片引脚的关系如表5.3和表5.4所示。其中，表中的“结构图上的信号名”是指实验开发系统板上插座的序号；“引脚号”是指芯片的管脚序号；“引脚名称”是指芯片的可用资源序号。第第5 5章章 EDAEDA实验开发系统实验开发系统 5.4 GW48型型EDA实验开发系

36、统使用示例实验开发系统使用示例 综合前面介绍的情况，我们可知使用GW48型EDA实验开发系统的基本步骤如下： (1) 根据所设计的实体的输入和输出的要求，根据5.2节介绍的实验电路结构图选择合适的实验电路结构图，并记下对应的实验模式。第第5 5章章 EDAEDA实验开发系统实验开发系统 (2) 根据所选的实验电路结构图、拟采用的实验芯片的型号以及5.3节介绍的GW48系统结构图信号名与芯片引脚对照表，确定各个输入和输出所对应的芯片引脚号，并根据所采用的开发软件工具，编写符合要求的管脚锁定文件，以供设计中的有关步骤使用。第第5 5章章 EDAEDA实验开发系统实验开发系统 (3) 进入VHDL的

37、EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口(打印机接口)连接好，将实验开发系统提供的实验电源输入端接上220 V的交流电，输出端与实验开发系统的+5 V电源输入端相接，这时即可进行编程下载的有关操作。 第第5 5章章 EDAEDA实验开发系统实验开发系统 (4) 编程下载成功后，首先通过模式选择键(SW9)将实验模式转换到前面选定的实验模式，若输入和输出涉及时钟、声音、视频等信号，还应将相应部分的短路帽或接口部分连接好，之后输入设计实体所规定的各种输入信号即可进行相应的实验。 为了加深对上面所述GW48型EDA实验开

38、发系统的使用基本步骤的理解，下面特给出一个使用实例。第第5 5章章 EDAEDA实验开发系统实验开发系统 【例5.4.1】 设计一个将给定时钟信号进行4位二进制加法计数的七段LED译码显示电路。 1) 设计思路 应首先对输入的时钟信号进行4位二进制加法计数，之后再由七段译码器将计数值译为对应的七段二进制编码，并由数码显示器显示出来。电路的原理图如图5.19所示。第第5 5章章 EDAEDA实验开发系统实验开发系统 图5.19 计数译码显示电路 CLK计数译码器DOUT(6)DOUT(5)DOUT(4)DOUT(3)DOUT(2)DOUT(1)DOUT(0)gfedcbaadgfbecCLK第第

39、5 5章章 EDAEDA实验开发系统实验开发系统 2) VHDL源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY JSYM IS PORT(CLK：IN STD_LOGIC；DOUT：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)； -七段输出END ENTITY JSYM；第第5 5章章 EDAEDA实验开发系统实验开发系统 ARCHITECTURE ART OF JSYM IS SIGNAL CNT4B：STD_LOGIC_VECTOR(3 DOWNTO 0)； -4 位加法计数器定义BEGINPROCESS(CLK) IS -4位二进制计数器工作进程BEGINIF CLKEVENT AND CLK=1 THEN第第5 5章章 EDAEDA实验开发系统实验开发系统 CNT4BDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTD