d,jk触发器,sr触发器_第1页
d,jk触发器,sr触发器_第2页
d,jk触发器,sr触发器_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、1 使用if语句设计一个带同步清零（低电平有效）和异步置数（高电平有效）端的d触发器。library ieee;entity dff1 is port (clk,d,clr,set:in std_logic; q:out std_logic);end;architecture fl of dff1 isbegin process(clk,clr,set) begin if set=1 then q=1; elsif clkevent and clk=1 Then if clr=0 then q=0; else q=d; end if; end if; end process;end; 2 使用

2、if语句和case语句设计一个带异步清0（高电平有效）和同步置数（低电平有效）端的jk触发器、 library ieee;entity jk isport(clk,clr,set,j,k:in std_logic; q:out std_logic);end;architecture fl of jk is variable q_s:std_logic; signal a: std_logic_vector(1 downto 0);begin a=j&k;process(j,k,clr,clk,set) variable q_s:std_logic; begin if clr=1 then q=

3、0; elsif clkevent and clk=0 Then if set=0 then qq_s:=q_s; when 01=q_s:=0; when 10=q_s:=1; when 11=q_s:=not q_s; end case; end if; end if; q=q_s; end process;end; 3设计sr触发器library ieee;entity sr1 is port(s,r,clk:in std_logic; q:out std_logic);end;architecture fl of sr1 is signal a:std_logic_vector(1 downto 0); begin ab:=b; when 01=b:=0; when 10=b:=1; whe

人人文库> 全部分类> 教育资料 > 辅导培训

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论