EDA技术复习大纲1

1、EDA技术复习大纲1. 题型：填空，判断改错，读程题，编程题 (3 道) 、问答题，共 100 分。2. EDA FPGA及 quart us 软件基础知识：如quart us相关文件的后缀名；quartus软 件使用常用命令，如管脚分配，编译，编程下载等 (2 的开发流程 )3. 复习计数器、分频电路的设计、 7 段译码器设计、数字时钟、抢答器，数字秒表 的 设计。 (全加器 )4. 编程题实体部分已经写好。全加器的VHDL程序设计：全加器的逻辑表达式为：S = a?b? ciCo = (a ? b) + (a ? ci) + (b*ci)Quartus II中创建一个EDA工程的流程。计数

2、和分频综合题ENTITY DVF ISPORT ( CLK : IN STD_L0GIC:D : IN STD_LOGIC_VECTOR(7 D0WNT0 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC:BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK' EVENT AND CLK = ' 1' THENIF CNT8 = "1111111

3、1" THENCNT8 := D;FULL <= ' 1'ELSE CNT8 := CNT8 + 1;FULL <= ' O'END IF; END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL' EVENT AND FULL = ' 1' THENCNT2 := NOT CNT2;IF CNT2 = ' 1' THEN FOUT <= ' 1' ; ELSE FO

4、UT <= ' O'END IF; END IF;END PROCESS P_DIV ;END;(1) 上述VHDL苗述所实现的功能是一数控分频器，D端口输入不同的数据，可以得到不同的分频输出。(2) 已知CLK时钟频率是10MHZ要使输出信号的频率FOUT为50KHZ该如何实(256-D)现？根据分频原理：Q；HZX- = 50KH乙所以输入端口 D端口应该输入数据为156,标准逻辑矢量形式为：“ 10011100',即D端口应该输入数据“ 10011100',艮阿实现F0UT为50KHZ数字秒表设计-用VHDL语句设计一个数字秒表，该秒表计时从0? 5

5、9秒(提示：60进制计数器)。ENTITY FEN60 ISPORT (CLK : IN STD_LOGIC;时钟信号为 1HZRSTINSTD_LOGIC;Q0UT1OUTSTD_L0GIC_VECT0R(3 DOWNTO 秒低位Q0UT2OUTSTD_L0GIC_VECT0R(3 DOWNTO 0一秒高位CARROUSTD_L0GlO ; 一进位输出，每计满 60秒时为1END FEN60;architecture behave of fen60 is sig nal teml:std_logic_vector(3 dow nto 0); sig nal tem2:std_logic_ve

6、ctor(3 downto 0); begi nprocess (elk,rst)begi nif (rst=，O') thenteml<=，z0000/z; tem2二 0000 ;elsif clkeve nt and clk1' the nif teml 二 1001 thenteml 二 0000 ;if tem2= 0101 then tem2二 0000 ； carryv = T ;elsetem2<=tem2+l; carryv =，O'end if;elseteml<=teml+l;end if;end if;qoutl<=tem

7、l; qout2<=tem2;end process; end behave;计数译码显示电路设计一一如图1所示是一个计数译码显示电路，图中的 CNT10是一个十进制加法计数器，DECL7S是 7段显示译码器。用VHDL语句将该电路描述出 来。clkO rstOinput-VCCenO I _ 、 input1 _>CNT10DECL7SCLK CQC 3RCT COUENI > led6.O?UTPUT ICoutoENDEROCESS图1计数译码显示电路原理图10进制计数器ENTITY CNT10 ISPORT (CLK, RST, EN : IN STD_LOGIC;C

8、Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI:STD_LOGIC_VECTOR(3DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS=>'0')；ELSIF CLK' EVENT AND CLK=' 1' THENIF EN = ' 1' THE

9、NIF CQI < 9 THEN CQI := CQI +1；ELSE CQI := (OTHERS =>' 0');END IF;END IF;END IF;IF CQI = 9 THEN COUT <= ' 1'ELSE COUT二'O'END IF;CQ <= CQI;END PROCESS:END behav7段数码管显示ENTITY DECL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO0);E

10、ND ;ARCHITECTURE one OF DECL7S ISBEGINROCESS( ABegiNWHEN "0000=>LED7<="0111111"WHEN "0001=>SED7<="0000110"WHEN "0010=>SED7S<="1011011"WHEN "0011=>LED7S<="1001111"WHEN "0100=>LED7Q<="1100110"WHEN

11、"0101=>SED7S<="1101101"WHEN "0110=>LED7S<="1111101"WHEN "0111=>LED7SED7S<="0000111"WHEN "1000=><="1111111"WHEN "1001=>LED7<="1101111"SEND CASE ;以上两个程序有效组合实现计数并在 7 段数码管上显示，即计数译码显示电路ENTITY CNTLED I

12、SPORT (CLKO, RSTO, ENO: IN STD_LOGIC;LED: OUT STD_LOGIC_VECTOR (6 DOWNTO 0):COUTO: OUT STD_LOGIC);END CNTLED:ARCHITECTURE behav OF CNTLED ISCOMPONENT cntlOPORT (CLK, RST, EN: IN STD_LOGIC:CQ: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);COUT: OUT STD_LOGIC);END COMPONENT:COMPONENT DECL7SPORT (A: IN STD_LOGIC_V

13、ECTOR (3 DOWNTO 0);LED7S: OUT STD_LOGIC_VECTOR (6 DOWNTO 0);END COMPONENT:SIGNAL temp: STD_LOGIC_VECTOR (3 DOWNTO 0):BEGINul: cntlO PORT MAP (CLKO, RSTO, ENO, TEMP, COUTO): u2: DECL7S PORT MAP (TEMP, LED);END behav;分别用结构体的 3 种描述法设计一个 4 位计数器。答：用行为描述方法设计一个 4 位计数器如下，其它描述方法，读者可自行设计LIBRARY IEEE;USE IEEE.

14、STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countAISPORT (clk,clr,en:IN STD_LOGIC; Qa,qb,qc,qd:OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0);BEGINQa <= count_4(0);Qb <= count_4(l);Qc <= count_4(2);Qd <= count_4(3);PR

15、OCESS (clk,clr)BEGINIF (clr = T ) THENCount_4 <= ” 000；0 ”ELSIF (clk'EVENTAND elk = T ) THENIF (en = T ) THENIF (count_4 =” 1)1T1H1E”Ncount_4 v= ” 00；00 ”ELSEcount_4 <= count_4+ '1'END IF;END IF;END IF;END PROCESS;END example;设计一个六十进制计数器。答: 60进制计数器的 VHDL 参考程序设计如下： Library ieee;use

16、ieee. std_logic_1164. all;use ieee. std_logic_unsigned. all;use ieee. std_logic_arith. all;Entity counter60 isport (cp:in std_logic;bin:out std_logic_vector(6 downto 0); s:in std_logic;clr:in std_logic;ec:in std_logic;cy60:out std_logic);End counter60;Architecture b of counter60 issignal q:std_logic_vector(6 downto 0);signal rst, dly:std_logic;beginprocess(rst, cp)beginif rst='1' then elsif cp&