Allegro89个常见问题集锦

1、1. 更新封装答：封装修改后，在allegro下palce-update symbols。在package symbol下选择要更新的封装。注意勾选  update symbol padstacks Ignore FIXED property。2. 如何批量放置VIA？答：比方在TOP层铺了一片铜到地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影响美观 Copy Find勾選Via Option填寫數量，間距。3. Allegro中查看过孔属性及批量替换过孔方法:答：依次单击Tools-Padstack-Modify Design Pa

2、dstack，然后单击选中某过孔或焊盘，再在右边的Option栏中点Edit按钮即可查看和修改。依次单击Tools-Padstack-Replace，然后分别在Old栏跟New栏中填入你想替换的焊盘，按Replace即可。4. Allegro快捷键设置空格旋转器件答：funckey ' ' iangle 90             #以90度旋转选中的物体funckey R iangle 45            #

3、以45度旋转选中的物体空格键90度旋转  ，  Ctrl+R  45度旋转5. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。6. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新

4、即可。7. 如何更改Highlight高亮默认颜色？答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。8. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer即可。9. 快速切换层快捷键答：可以按数字区里的“-”

5、或“+”来换层。10. OrCAD跟Allegro交互时，出现WARNING CAP0072 Could not find component to highlight错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中 Tools/creatnetlist/PCB Editor中Create PCB E

6、ditor Netlist下的Options中设置导出网表的路径。然后确定导出网表。2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。11. 关于盲孔及埋孔B/B Via的制作方法？答：可先制作通孔Thru via，然后Setup->B/B via definitio

7、ns->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。12. 在用Router Editor做BGA自动扇出时，遇到提示无法找到xxx解决方法？答：路径里不能有中文或者空格 。13. 在制作封装时,如何修改封装引脚的PIN Number？答：Edit->Text，然后选中PIN Number修改即可。14. 对于一些机械安装孔，为什么选了pin后，选中老是删除不了？答：因为这些Mechanical Pin属于某个Symbol的，在Find里选中

8、Symbols，再右键该机械孔，点Unplace Component即可。15. 在OrCAD里用Off Page Connector为什么没起到电气连接的作用？答：先科普下：1.off_page connector确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者Place net alias来连通管脚，没有见过在同一页中用off_page connector的。2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。电气特性的连接是在芯片做原理图封装时，对管脚定

9、义时形成的。原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接（这些原理图必须从属于同一个Parent Sheet Symbol）。如下图所示才算同一个Parent sheet symbol。16. 如何将两块电路板合成一块？答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netl

10、ist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。17. 元件封装中的机械安装孔Mechanical Symbol？答：使用Allegro PCB Design XL的Package symbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。而对于机械安装孔的pin，将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。比如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。18. Mechanical Symbol已经存在库中，但Place->Ma

11、nually在Mechanical Symbols里见不到？答：在Placement里的Advance Settings选项卡中选中Library即可。19. ORCAD画原理图时，off page connector 后加上页码的方法？答：用ORCAD画原理图，很多ORCAD的SCH中，大多在offpage connector 加上一个页码。方法很简单：Tools->annotate->action->add intersheet reference即可。20. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。比如，L1L2，L1-L

12、3， L1-L8（8层板）都可以显示，但是L2L7，L3-L6都无法显示？答：在pad制作时需要把microvia点上即可。21. Allegro Region区域规则设置？答：setup - constraints - constraint manager或者快捷菜单中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object->create->region，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利用Rectan

13、gular建立一个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作一遍以上的规则建立过程。22. 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix，Unfix该Symbol即可。23. Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。24. 将某个网络

14、设置成电源网络，并设置其电压、线宽等属性？答：选中该Net，然后Edit->Properties，按下图修改其属性即可。或者也可以依次点击Tools->Setup Advisor->Next->Next->Identify DC Nets->填入网络的Voltage即可。25. 为什么器件bound相互重叠了，也不显示DRC错误呢？是不是哪里设置要打开以下？答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smd pin 到smd pin的距离，然后在setupconstrainmodes中的spacing modes

15、中勾选smd pin to smd pin。另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setupconstrainmodes中的design modes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击update drc才监测报警，off是不监测，违反规则不报警）。当然，Color/Visibility中Stack-UP中相应层中的DRC显示也

16、要开启。26. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该Symbol引脚相连的Clines，同时显示Rats，选中Stretch Etch时用Clines代替Rats，而什么都不选时则保留Clines同时显示Rats。所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。另外：定制Allegro环境  Find（选取）      Design Object Find Filter选项： 

17、       Groups(将1个或多个元件设定为同一组群)        Comps（带有元件序号的Allegro元件）        Symbols（所有电路板中的Allegro元件）        Functions（一组元件中的一个元件）       

18、 Nets（一条导线）        Pins(元件的管脚)         Vias（过孔或贯穿孔）        Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）        Lines（具有电气特性的线段：如元件外框）     &

19、#160;  Shapes（任意多边形）        Voids（任意多边形的挖空部分）        Cline Segs(在clines中一条没有拐弯的导线)        Other Segs(在line中一条没有拐弯的导线)        Figures（图形符号）   

20、;     DRC errors（违反设计规则的位置及相关信息）        Text（文字）        Ratsnets（飞线）        Rat Ts（T型飞线）    文件类型：      .brd(普通的电路板文件)   

21、   .dra(Symbols或Pad的可编辑保存文件)      .pad（Padstack文件，在做symbol时可以直接调用）      .psm（Library文件，保存一般元件）      .osm(Library文件，保存由图框及图文件说明组成的元件)      .bsm(Library文件，保存由板外框及螺丝孔组成的元件)   

22、60;     .fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief)      .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack)      .mdd(Library文件，保存module definition)      .tap(输出的包含NC drill数据的文件)    

23、  .scr（Script和macro文件）      .art(输出底片文件)      .log（输出的一些临时信息文件）      .color(view层面切换文件)      .jrl(记录操作Allegro的事件的文件)    设定Drawing Size（setupDrawing size.）    设定Drawi

24、ng Options(setupDrawing option.)      status:on-line DRC(随时执行DRC)        Default symbol height         Display：        Enhanced Display Mode:    

25、      Display drill holes:显示钻孔的实际大小          Filled pads：将via 和pin由中空改为填满          Cline endcaps：导线拐弯处的平滑          Thermal pads：显示Negative L

26、ayer的pin/via的散热十字孔    设定Text Size（setupText Size.）     设定格子（setup grids.）      Grids on:显示格子      Non-Etch:非走线层      All Etch:走线层       Top：顶层   

27、   Bottom：底层    设定Subclasses选项（setupsubclasses.）      添加删除 Layer        New Subclass.    设定B/Bvia(setupViasDefine B/Bvia.)           Ripup etch：移动时显示飞

28、线      Stretch etch：移动时不显示飞线信号线的基本操作：    更改信号线的宽度（EditChangeFindClines）optionlinewidth       删除信号线（EditDelete）    改变信号线的拐角（EditVertex）    删除信号线的拐角（EditDelete Vertex）27. 如何修改某个Shape或Polygon的网络属性以及边界？答：

29、Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net name中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。28. 如何只删除某一层里的东西?答:很简单，Display->Color/Visibility->单独显示要想删除的那一层，OK后删除即可。29. 如何替换某个过孔？如何不在布线状态下快速添加过孔？答：Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即

30、可；利用copy来快速添加大量过孔即可。30. 如何在allegro中取消Thermal relief花焊盘(十字焊盘)答:set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact31. 在等长走线时，如何更改target目标线？答：绕等长有两种：一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS

31、里少绕一根不到这个范围就不会变绿。另一种就是设在一定范围内有基准的，也许就是你表达的这种，ElectricalConstraint Set-Net-Routing-Relative Propagation-relative Delay-Delta:Tolerance下你想设做基准的Net,点鼠标右键，在下拉菜单选择set as target。32. 如何分割电源层？答：使用Anti Etch来分割平面使用Add->line命令，并且设置Active Class为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建立Shape的平面上，画出想要分隔的范围，再用E

32、dit->Split Plane->Create。33. 画了line型线，如何修改？答：Edit->Vertex（顶点）命令来修改。34. 通孔式焊盘做得比较大,且排列的较密集,怕连锡怎么办?答:焊盘间画丝印做隔离。35. allegro对齐的问题 答:1.首先右键application mode切换到模式placement edit；2.框选需要对齐的元件；3.关键的一步，在你要对齐的基准元件上右键，选择align components；OK4.allegro只能实现这个中心点对齐，至于更高级的要使用skill了36. 修改了元器件封装,如何更新到PCB?答：P

33、lace->Update Symbols->Package Symbols->找到该封装->点击Refresh即可。37. Allegro如何添加机械孔？答：孔径为NPTH(None Plated Through Hole),焊盘为NULL,THERMAL RELIEF和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做成Symbol来添加。38. 画封装时如何将元件参考点设在中间?答:画好封装后,Setup->designer parameters->Move Orign即可。39. 在Allegro中如何更改字体和大小

34、（丝印，位号等）配置字体:allegro 15.2:setup->text sizestext blk:字体编号photo width: 配置线宽width,height:配置字体大小 改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT。框住要修改的所有TEXT可以批量修改allegro 16.0: setup->design->parameter->text->

35、setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小 改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。class->ref des->new sub class->silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bo

36、ttom和display_bottom在建封装的时候可以设定40. Allegro静态铺铜时，当用Shape void Element来手动避让时，有些区域明明很宽但老是进不去以致导致出现孤岛？答：在用Shape Void Element命令时，选中Shape，右键Parameter，Void Controls->Creat Pin voids，将In-Line改为Individually即可。41. 重叠元件，如何切换选中它们？答：选中该最上面元件，按Tab逐层切换选中。42. 画封装的时候,明明已经在某些层上有定义,如Rout Keepout等，但是调用元件到板上却老是找不到该层？答

37、：可能有两个原因：1、PCB板上没显示该层；2、画封装的时候，如Top层定义成“Top_Cond”，但PCB上却定义成“TOP”，所以显示不出来。43. 动态铺铜时，Update to Smooth但还是存在Out of date shapes，什么原因？答：可能存在一些dummy net 的shapes，可以通过在Report里运行Shape dynamic state来找到这些shapes，又因为dummy net的shapes可能不会就这样显示出来，可以stack-up里boundary那栏打开，用shape select来选中它来删除。44. Package Geometry 里的Si

38、lkscreen画的是封装的外框，Component Geometry里的Silkscreen是器件的编号文本如R1等。41.  Place_Bound_TopUsed to ensure you dont place components on top of each without getting a DRC.  This boundary normally defines the component area which may or may not include pins of surface mount devices. This boundary can al

39、so be assigned a component high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other special component clearances.  If this boundary does not exist than it will be automatically created based on the Assembly_Top outline and the outer extents of the co

40、mponent pins. This boundary can only be defined at the symbol level (.dra). Dfa_Bound_TopUsed by the Real Time Design for Assembly (DFA) Analysis to check clearances between components driven by a Spreadsheet based matrix of components.  This boundary normally or can be different then the

41、traditional Place_Bound_Top boundary and it may include pins of surface mount devices. If this boundary does not exist than the DFA checks default to using the Place_Bound_Top boundary.  This boundary can only be defined at the symbol level (.dra). Package_Keepout_TopUsed to ensure you don

42、t violate placement keepout areas or high restricted area in a design. This boundary can only be defined at the board level (.brd) and cannot be added to the symbol level (.dra) unless it is part of a Mechanical Symbol (.bsm)45. allegro导出库时，no library dependencies选项有什么用？答：选中该选项，导出库时会连同焊盘一起导出去。46. Co

43、nstraints manager里无法建立pin pair？答：有可能是虽然已经给电阻、电容等器件建立Espice模型了，但是IC的pin脚IO属性没定义。可以编辑pin脚的属性，找到pinuse项，在里面更改即可。47. SI仿真时，提示cant open xx/xx/xx/cycle.msm是怎么回事？答：肯定是.brd文件的路径或文件名本身有空格。48. SI仿真时，提示“part with invalid parameter values exist in the topology”怎么解决？答：可能是TL的velocity参数没添加上。49. Allegro布线时，等长走线很慢、很

44、卡？答：肯定是开了constraints manager，关掉即可。50. Orcad使用层次原理图作图时，对于顶层原理图中的block跟其所对应的子原理图中port修改后如何快速同步？答：当修改了原理图中的port时，回到顶层原理图，找到其所对应的block，右键选择synchronize up（向上同步），即可将port更新到block。Synchronize down则刚好相反。51. Constraints Manager里等长布线时，Relative Propagation Delay里没有显示走线长度及误差信息？答：可以试试打开Online DRC，并且Update DRC.52.

45、 如何查看Packetage使用了哪几个pad？答：在allegro里找到Tools->Quick Reports->PadStack Usage Report，在里面搜索即可。53. orcad/pspice安装报runtime error r6034错误或缺少.dll文件的解决方法  答: Microsoft Visual C+ Runtime libraryRuntime Error！Program ：D：CadenceSPB_15.7toolscapturecapture.exeR6034An application has made an a

46、ttempt to load the C runtime library incorrectly.Please ccontact the application's support team for more information!解决方法：1.在"我的电脑"上右键，选择属性，然后选择“高级”，再点击进入“环境变量”2.在"系统变量"中找到"PATH"项，我的PATH键值如下：原来的：E:MentorGraphics9.3PADSSDD_HOMEcommonwin32bin;E:MentorGraphics9.3PADSSD

47、D_HOMEcommonwin32lib;%SystemRoot%system32;%SystemRoot%;%SystemRoot%System32Wbem;%QUARTUS_ROOTDIR%bin;e:MENTOR1LICENS1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%bin;%MGC_HOMEBS%lib;%CDSROOT%toolsbin;%CDSROOT%toolslibutilbin;%CDSROOT%toolsfetbin;%CDSROOT%toolspcbbin;%CDSROOT%toolsspecctrabin;%CDSROOT%

48、toolsPSpice;%CDSROOT%toolsPSpiceLibrary;%CDSROOT%toolsCapture;%CDSROOT%OpenAccessbinwin32opt修改后的：%CDSROOT%toolsbin;%CDSROOT%toolslibutilbin;%CDSROOT%toolsfetbin;%CDSROOT%toolspcbbin;%CDSROOT%toolsspecctrabin;%CDSROOT%toolsPSpice;%CDSROOT%toolsPSpiceLibrary;%CDSROOT%toolsCapture;%CDSROOT%OpenAccessbi

49、nwin32opt;E:MentorGraphics9.3PADSSDD_HOMEcommonwin32bin;E:MentorGraphics9.3PADSSDD_HOMEcommonwin32lib;%SystemRoot%system32;%SystemRoot%;%SystemRoot%System32Wbem;%QUARTUS_ROOTDIR%bin;e:MENTOR1LICENS1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%bin;%MGC_HOMEBS%lib也就是把所有cadence的变量全部放到前面就行了。54. orCAD里面怎样批

50、量修改器件的属性？答：在project页面里选中”xxx.dsn”，右键选择Edit Object Properties，进去后再右键选择pivot可切换列表布局。 55. LP Wizard做PCB库的时候为什么做出来的库没有焊盘的？答：肯定是没设置allegro里Pad的路径了，导致LP Wizard用skill调用allegro时找不到焊盘。56. 做PCB库时，一般需要在哪些层做处理？答：无电气层外框     (Packetage Geometry->Place_Bound_Top)器件高度  

51、60;      (Setup->Areas->Package Height)装配层外框       (Packetage Geometry->Assembly_top)元件丝印层外框   (Packetage Geometry->Silkscreen_top)参考编号在丝印层(Ref Des->Silkscreen_top)和装配层(Ref Des->Assembly_top)元器件类型 

52、      （Device Type->Assembly_Top）可选57. 做PCB库时，如果修改了焊盘，那怎样将封装库里焊盘更新到最新状态？答：打开.dra，Tools->Padstack->Refresh即可。58. 快速切换act层跟alt层？答：在env里设置快捷键添加以下文本即可用F2键快速切换了。alias F2 pop swap59. 用Allegro SI仿真的时候，DDR3跑的是800MHz，所以我CLK设的是400MHz，您所在Stimulus Edit中的Switch At选BOTH，这样跑出

53、来的才是正确的。打开switch at的方法是：在Stimulus State栏中选Custom选项，Stimulus Type里面选择SYNC，在下面的Stimulus Editing栏就可以看到Switch At选项。60. 当使用层次式设计时,导出物料清单要选中use occurrences(preferred) ，而不是use instances（使用当前属性）。否则可能出现器件编号不对的状况。61. 当back annotation反标失败的时候，可再重新对整个design来一次annotation，甚至是先复位所有编号，再无条件编号，平铺式选instances跟occur

54、rences没关系，层次式必须选择occurrences。然后brd导出logic，orcad再反标一次即可。62. 铺静态铜完成后最好fix下，否则split planes时可能会导致之前的覆铜丢失。63. Allegro老是提示dynamic shapes里有out of date shapes怎么办？答：肯定是用画anti etch线的方法分割电源层，但分割得太碎，导致一些外面的dummy net的shapes被自动删掉而留下一些boundaries，没分割一次，boundary就增多，所以可以看到out of date shapes会增多。这时单纯删除shape是不行的，要在color

55、/visibility里将bound.这一栏显示才行。 64. 不小心将所有覆铜删掉后,导致之前打的接到低上的过孔全都变成dummy net了，有没有办法可以批量修改这些过孔的网络接到地呢？答：a)   先铺上GND属性的dynamic copper；b)   选中所有过孔，然后移动到板外面，不要选中rip up，最好用ix 命令，方便待会儿移回到原来的位置；c)   然后再用ix命令移回到原来的位置，此时刚才的无网络连接属性的过孔将会自动打上网络属性。65. 无论哪个版本都经常出现自

56、动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）（出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）66. 在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。（此问题14.1已经解决，而且同样与

57、操作系统有关）67. 用贴片焊盘（type=single）做成的package，用toolspadstackmodify design padstack.编辑，发现type变成了blind/buried。为什么会这样？（这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）68. 修改过焊盘后以同名保存（替换了原来的焊盘），但是用toolspadstackmodify design padstack.检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？(修改完焊盘之

58、后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)69. 打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）70. AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!   （15.0版本将增加Undo、R

59、edo功能）71. ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。    (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.)72. 公英制转换偏差太大。   （由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）73. 对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。   （Allegro没有保存颜色表的功能，但是可以

60、通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了）74. Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。   (在Allegro右面的Control panel->Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式)75. 编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。（可以通过调整GRID来修改铜箔，这样一来更容易）76. CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.77. ALLEGRO:鼠线不能只