报时数字钟的设计

1、数字系统设计实习报告 课 题 : 报时式数字钟的设计系 别 ： 自动化 班级学号： 101（25） 姓 名 ： 张小康 指导老师： 赵莹 2012.5.28-6.1北华大学电气信息工程学院目录一、前言3二、题目设计要求4三、方案设计5四、电路图10五、合成波形11六、实习心得14七、参考文献15前言一、软件介绍Max+plus II开发软件是美国Altera公司自行设计的的第三代PLD开发系统。Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus II界面友好，使用便捷，在Max+plus II上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程。主要特点介绍如下

2、 。1、 提供开放性的界面Max+plus II支持Cadence,Exemplarlogic,Mentor Graphics,Synplicty,Viewlogic和其他公司所提供的EDA工具接口。2、 提供与PLD器件结构无关的设计环境Max+plus II系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。使用者无需精通器件内部的复杂结构，只需用自己熟悉的设计输入工具，如原理图或硬件描述语言进行设计。Max+pl

3、us II将这些设计转换为目标结构所需求的格式，设计处理一般在数分钟内完成。3、 完成集成化Max+plus II的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、 丰富的设计库Max+plus II提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）模块库。Max+plus II软件还允许设计人员添加自己认为有价值的宏功能模块，充分利用这些逻辑功能模块，可大大减少设计工作量。5、 模块工具化设计人员可以从各种设计输入、处理和校验选项中进行选

4、择从而是使设计环境用户化。6、 硬件描述语言Max+plus II软件支持各种硬件描述语言(HDL)设计输入选项，包括VHDL、VerilogHDL和Altera自己的硬件描述语言ADHL。二、题目设计要求设计并制作一台能显示小时、分、秒的数字钟。具体要求如下：1、 完成带时、分、秒显示的24h计时功能；2、 能完成整点报时功能，要求当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到；3、 完成对“时”和“分”的校时，并能对秒计数器清零。三、方案设计 1 数字钟的原理及组成框图该数字钟由振荡器、分频器、秒计数器、分计数器、小时计数器、校时电路、报

5、时电路和显示电路等几部分组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计时器。每累计60s发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”业采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。整点报时电路是根据计时系统输出状态产生一个脉冲信号，然后去触发音频发声器实现报时。校时电路是用来对“时”、“分”显示数字进行校对调整。计数器清零是对“秒计数器”进行清零。其组成框

6、图如图1所示。译码显示电路小时计数器分计数器秒计数器分频器报时电路校时电路校时2 设计过程（1）、秒、分、时计数器电路设计秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160，分两级构成。下面讨论60和24进制计数器的电路构成和工作原理。l 60进制计数器由74LS160构成的60进制计数器如图2所示。将一片74LS160设置成10进制加法计数器，另一片设置成6进制加法计数器。两片74LS160按同步置数发串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲。图2电路，既可以作为秒计数器，业可作为分

7、计数器。图2 60进制计数器l 24进制计数器同理当个位计数状态为Q3Q2Q1Q0=0011,十位计数器状态为Q3Q2Q1Q0=0010时，要求计数器规零。通过把个位Q0 Q1、十位Q1进入与非门后的信号送到个位、十位计数器的置数端，使计数器清零，从而构成24进制计数器，如图3所示。 图3 24进制计数器3、校时电路校时电路时数字钟不可缺少的部分，每当数字钟显示与实际时间不符时，需要根据标准时间进行校时。简单有效的校时电路如图4所示。该电路针对分计时脉冲和时计时脉冲进行控制，达到校时的目的。控制后对应的分计时脉冲位CM，时计时脉冲位CH。或非门的输出和与门的输出接入一个或门来控制分计数器脉冲输

8、入端。脉冲信号置1时，正常工作；置0时，实现对分的校对，每来一个上升沿，分计数器就向上加一进行校时。图4 校时电路4、整点报时电路一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒。根据要求,电路应在整点前10秒钟内开始整点报时,即当时间在59分51秒到59分59秒期间时,报时电路报时控制信号。当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后59min59s一声高声结束，整点时间到。高声接入1024Hz的高频信号，低声加入512Hz的低频信号给以控制。 图5 报时电路5 元件清单所用元器件：直流电源、或门、与门、非门、与非门、74L

9、S160计数器（其中74LS160 是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器,功能表如下：表1 74ls160功能表输入输出CRLDCTPCTTCPD0D1D2D3Q0Q1Q2Q3L×××××××××LLLHL××d0d1d2d3d0d1d2d3HHHH××××计数HHL××××××保持HH×L×××××

10、;保持管脚结构如下： Q0 Q1 Q2 Q3 CS1 S2 74LS160CP D0 D1 D2 D3 LD RD）四、电路图五、合成波形在秒、分、时计数器输入端加入时钟脉冲信号，进行仿真：在喇叭输入端加入时钟脉冲信号,进行仿真：其中管脚接口如下：调试过程如下：六、实习心得 通过这次设计，我学到了很多，让我对其有了更加浓厚的兴趣。同时也学会了一种学习的态度：理论要联系实践，当然实践也离不开理论。在此次的数字钟设计过程中,使我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。在连接二十四进制,六十进制的进位及接法中,我有些大乱阵脚，图形检查的时候，总是出现错误，好在耐心检查，

11、熟悉并掌握逻辑电路及其芯片各引脚的功能后,方在电路出错时准确地找出错误所在并及时纠正了。在各元件之间的连接过程中也总是有错误，主要原因是接线和芯片的接触不良以及接线的错误所引起的。在波形仿真时，也遇到了一点困难,几乎就是没有波形，也不知在哪出错，那个郁闷啊！在设定输入的时钟信号后，数字钟开始计数，但是始终看不到秒、分、小时的循环计数，和听不到报时的声音。后来，在同学的帮助下，经数十次的调试之后，终于找到了合适的输入数值，也听见了那清脆的报时声，那心情，怎一个兴奋了得！这次课程设计，有郁闷也有欢喜，也让我看见了理论与实践的差别和联系，理论固然重要，然而我们也要在实践中发现错误，并解决错误。同时也提高了动手能力和解决问题的能力。也让我体会，课程设计出来的那种喜悦心情。也让我明白，无论最后的结果怎样，参与了，就一定有收获