数字钟及汽车尾灯课程设计

1、电子线路设计报告(数字钟及汽车尾灯)题目：数字钟与汽车尾灯院系：电子与信息工程系班级：姓名：学号：试验号：指导老师：【实验目的】掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；熟悉一种EDA软件MAX+Plus的使用；掌握Verilog设计方法；掌握分模块分层次的设计方法；用Verilog完成一个多功能数字钟和汽车尾灯控制的设计。【实验原理】 采用分模块分层次的设计方法，用Verilog语言由顶层模块逐层向下设计，顶层模块调用底层模块来完成相应的功能。完成电路的编译与适配后进行电路的仿真实验，在仿真结果满足实验要求的情况下进行电路的配置，即将生成的*.sof文件下载到开发板上，

2、验证实验结果。【实验开发环境】开发软件：MAX+Plus，其开发流程为设计输入、编译、仿真、和编程与验证。开发语言：Verilog，一种专门为ASIC设计而开发的，通常用于寄存器传输级（RTL）门电路级的描述，是一种相对低级的描述语言。实验板：EDA Pro2K实验开发系统，是一种基于CPLD可编程逻辑器件的开发板。【实验模块设计】一、 多功能数字钟系统组成图1 多功能数字钟系统组成框图由上面的设计框图容易看出，数字钟部分的实验由主体电路和扩展电路组成，其中主体电路主要是完成小时、分钟、秒的显示，通过分频器得到秒脉冲，通过秒计数器完成60进制的计数，然后用译码电路完成秒在数码管上的显示，分钟和

3、小时显示的实现与秒类似，主要是脉冲不同而已，其中小时又分为12进制和24进制；扩展电路是用来完成计时之外的一些附加功能，比如定时控制、仿电台报时、自动报整点时数、触摸报整点时数等。其详细设计将在下面逐一提到。二、 各模块的设计及仿真 数字钟主体电路顶层模块图2 数字钟主体电路的层次结构图数字钟主体电路顶层模块由三部分组成，小时计数器、分计数器和秒计数器，分计数器和秒计数器是60进制的，用8位BCD码表示，高4位为6进制，0、1、2、3、4、5、0、1这样显示；低4位为10进制，0、1、2、3、4、5、6、7、8、9、0、1这样显示。小时计数器用12进制和24进制同时计时，12进制为01、02、

4、03、04、05、06、07、08、09、10、12、01、02这样显示；24进制为00、01、02、03、04、05、06、07、08、09、10、12、13、14、15、16、17、18、19、20、21、22、23、00、01这样显示。6进制计数器的设计及仿真在没计数到5之前，每来一个CP脉冲计数就加1，到5时变为0.，Verilog代码：/counter6.v 6进制计数器module counter6(Q,nCR,EN,CP); input CP,nCR,EN; /时钟CP、清零nCR、使能EN output3:0 Q; reg3:0 Q; always(posedge CP or

5、negedge nCR) begin if(nCR) Q<=4'b0000; /异步清零 else if(EN) Q<=Q; else if(Q=4'b0101) Q<=4'b0000; /计数到5时赋值为0 else Q<=Q+1'b1; /未计数到5时在时钟来时加1 endendmodule，仿真结果：图3 6进制计数器仿真截图 由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到5时变为0，继续计数，完成了6进制计数器的功能。仿真结果与实验的预期结果吻合，说明此模块是成功的。，模块符号图：10进制计数器的设计及仿真，Veri

6、log代码：/counter10.v 10进制计数器module counter10(Q,nCR,EN,CP); input CP,nCR,EN; /时钟CP、清零nCR、使能EN output3:0Q; reg3:0Q; always(posedge CP or negedge nCR) begin if(nCR) Q<=4'b0000; /异步清零 else if(EN) Q<=Q; else if(Q=4'b1001) Q<=4'b0000; /计数到9时赋值为0 else Q<=Q+1'b1; /未计数到9时在时钟来时加1 end

7、endmodule，仿真结果：图4 10进制计数器仿真截图由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到9时变为 0，继续计数，完成了10进制计数器的功能。仿真结果与实验的预期结果吻合，说明此模块是成功的。，模块符号图：60进制计数器的设计及仿真模块结构图如下图5 60进制计数器的层次结构，Verilog代码：/counter60.v 60进制计数器module counter60 (Cnt,nCR,EN,CP); input nCR,EN,CP; /时钟CP、清零nCR、使能EN output 7:0 Cnt; wire 7 :0 Cnt; wire ENP; counter1

8、0 UC0 (Cnt3:0,nCR,EN,CP);/低4位调用10进制计数器 counter6 UC1(Cnt7:4,nCR,ENP,CP);/高4位调用6进制计数器 assign ENP=(Cnt3:0=4'h9);/低位计到9时向高位发送使能信号endmodule，仿真结果：图6 60进制计数器仿真截图_1图7 60进制计数器仿真截图_2由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到59时为 0，继续计数，完成了60进制计数器的功能。仿真结果与实验的预期结果吻合，说明此模块是成功的。，模块符号图： 12进制计数器的设计及仿真，Verilog代码：/counter12.

9、v 12进制计数器module counter12(CntH,CntL,nCR,EN,CP); input CP,nCR,EN; /时钟CP、清零nCR、使能EN output3:0 CntH,CntL;/高4位和低4为输出 reg3:0 CntH,CntL; always(posedge CP or negedge nCR) begin if(nCR) CntH,CntL<=8'h00; /异步清零 else if(EN) CntH,CntL<=CntH,CntL; else if(CntH>1)|(CntH=1)&&(CntL>=2) Cnt

10、H,CntL<=8'h01;/非法计数情况均置数为8'h01 else if(CntH=0)&&(CntL=9) CntH,CntL<=8'h10;/到9时变为10 else if(CntH=1)&&CntL<2)/11与12 的计数 begin CntH<=CntH; CntL<=CntL+1'b1; end else begin CntH<=CntH; /其它情况低位加1计数 CntL<=CntL+1'b1; end endendmodule，仿真结果：图8 12进制计数器仿真

11、截图由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到12时为01，继续计数，完成了12进制计数器的功能。仿真结果与实验的预期结果吻合，说明此模块是成功的。，模块符号图：24进制计数器的设计及仿真，Verilog代码：/counter24.v 24进制计数器module counter24(CntH,CntL,nCR,EN,CP); input CP,nCR,EN; /时钟CP、清零nCR、使能EN output3:0 CntH,CntL; /高4位和低4为输出 reg3:0 CntH,CntL; always(posedge CP or negedge nCR) begin if(

12、nCR) CntH,CntL<=8'h00;/异步清零 else if(EN) CntH,CntL<=CntH,CntL; else if(CntH>2)|(CntL>9)|(CntH=2)&&(CntL>=3) CntH,CntL<=8'h00; /非法计数情况均置数为00 else if(CntH=2)&&CntL<3) /20，21，22，23的计数 begin CntH<=CntH; CntL<=CntL+1'b1; end else if(CntL=9)/低位为9时，高位加1

13、，低位置4'b0000begin CntH<=CntH+1'b1; CntL<=4'b0000; end else begin CntH<=CntH; /其它情况低位正常计数 CntL<=CntL+1'b1; end endendmodule，仿真结果：图9 24进制计数器仿真截图由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到23时为00，继续计数，完成了24进制计数器的功能。仿真结果与实验的预期结果吻合，说明此模块是成功的。，模块符号图：分频模块的设计与仿真，Verilog代码：/Divided_Frequency.v 分

14、频模块产成1Hz与512Hz的脉冲module Divided_Frequency (_1HzOut,_512HzOut,nCR,_1024HzIN); input _1024HzIN,nCR; output _1HzOut,_512HzOut; /输出1Hz与512Hz supply1 Vdd; wire11:0 Q; wire EN1,EN2; counter10 DU0(Q3:0,nCR,Vdd,_1024HzIN); counter10 DU1(Q7:4,nCR,EN1,_1024HzIN); counter10 DU2(Q11:8,nCR,EN2,_1024HzIN);/3次调用10

15、进制 assign EN1=(Q3:0=4'h9); assign EN2=(Q7:4=4'h9)&&(Q3:0=4'h9); assign _1HzOut=Q11;/最高位为1.024Hz assign _512HzOut=Q0;/最低位为512Hzendmodule，仿真结果：图10 分频模块1Hz输出（最下的）仿真截图图11 分频模块512Hz输出（倒数第二的）仿真截图由上图可以看出512Hz的输出脉冲符合要求，周期是1024Hz的两倍，1Hz的脉冲输出由于是1024Hz的1000倍，在仿真图上无法准确验证，只能猜想大概是对的，者还需将程序下载到开

16、发板上来验证，而且由于我在开始的设计师想调用更多的模块，所以1Hz脉冲的产生有些误差。其它的从仿真来看与设计相吻合。，模块符号图：2选1选择器的设计与仿真，Verilog代码：/_2to1MUX.v 2选1选择器module _2to1MUX (OUT,SEL,X,Y); input7:0 X,Y; /两输入变量 input SEL; output7:0 OUT; assign OUT=SEL?X:Y;endmodule，仿真结果：图12 2选1选择器仿真截图由上图可以清晰地看出，当SEL为高电平时输出OUT为X的值，当SEL为低电平时输出OUT 为Y的值，仿真结果与设计预期结果相吻合，说明此

17、模块的设计是成功的。，模块符号图：4比特比较器的设计与仿真，Verilog代码：/_4bitcomparator.v 4比特比较器module _4bitcomparator (EQU,AMORPM,AMORPMCLOCK,A,B); input3:0A,B; input AMORPM,AMORPMCLOCK;/显示的上下午与闹钟设置的上下午 output EQU; assign EQU=(A=B)&&(AMORPM=AMORPMCLOCK);endmodule，仿真结果：图13 4比特比较器仿真截图 有上面的仿真图可以看出当A=B且AMORPM=AMORPMCLOCK是，输出

18、EQU会有一个高电平输出，当两者有一个不满足条件时，EQU为低电平时。此模块用于下面的闹钟模块，当设置的时间与当前时间相等时，EQU会有一个高电平输出。仿真结果与设计相吻合，说明此模块是成功的。，模块符号图：仿电台报时模块的设计与仿真，Verilog代码：/ Radio.v 仿电台报时module Radio (ALARM_Radio,Minute,Second,_1024HzIN,_512Hz); input _1024HzIN,_512Hz; input7:0 Minute,Second; output ALARM_Radio; reg ALARM_Radio; always(Minute

19、 or Second) if(Minute=8'h59) case(Second) 8'h51, 8'h53, 8'h55, 8'h57: ALARM_Radio=_512Hz;/在每个小时的59分51，53，55，57秒的/时候发出4声512Hz的低/音 8'h59: ALARM_Radio=_1024HzIN;/在每个小时的59分59秒时发1024Hz/的一声高音 default: ALARM_Radio=1'b0;/其它情况在此模块下不发出声音 endcase else ALARM_Radio=1'b0; /其它情况在此模块

20、下不发出声音endmodule，仿真结果：图14仿电台报时仿真截图 有上面的仿真可以清楚地看出，在某小时的59分51，53，55，57秒的时候，ALARM_Radio发出了四声512Hz的低音，在59分59秒的时候发出了一声1024Hz的高音，仿真结果与设计预期相符，说明此模块是成功的。，模块符号图：闹钟模块的设计与仿真闹钟设模块设计框图如下：图15 闹钟设定模块框图由以上框图很容易用Verilog语言实现闹钟功能。，Verilog代码：/Bell.v module Bell (ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,SetHrkey, Se

21、tMinkey,AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell); output ALARM_Clock; output7:0 Set_Hr,Set_Min;/设定的闹钟的小时与分钟 wire ALARM_Clock; wire7:0 Set_Hr,Set_Min; input _1024HzIN,_512Hz,_1Hz; input SetHrkey,SetMinkey;/设定闹钟的小时与分钟的按键 input CtrlBell; /闹铃控制，CtrlBel=1时，闹钟在设定的时刻发出闹铃 input AMORPM;/主时钟的上下午标志 w

22、ire AMORPM; input AMORPMCLOCK;/闹钟的上下午标志 wire AMORPMCLOCK; input7:0 Hour,Minute,Second;/主时钟的小时，分钟，秒 supply1 Vdd; wire HrH_EQU,HrL_EQU,MinH_EQU,MinL_EQU; wire Time_EQU; counter60 SU1(Set_Min,Vdd,SetMinkey,_1Hz); counter12 SU2(Set_Hr7:4,Set_Hr3:0,Vdd,SetHrkey,_1Hz);/闹钟小时与分钟的设定 _4bitcomparatorSU4(HrH_EQ

23、U,AMORPM,AMORPMCLOCK,Set_Hr7:4,Hour7:4); /比较主时钟与闹钟的小时高4位是否相等 _4bitcomparatorSU5(HrL_EQU,AMORPM,AMORPMCLOCK,Set_Hr3:0,Hour3:0); /比较主时钟与闹钟的小时低4位是否相等 _4bitcomparatorSU6(MinH_EQU,AMORPM,AMORPMCLOCK,Set_Min7:4,Minute7:4);/比较主时钟与闹钟的分钟高4位是否相等_4bitcomparator SU7(MinL_EQU,AMORPM,AMORPMCLOCK,Set_Min3:0,Minute

24、3:0);/比较主时钟与闹钟的分钟低4位是否相等 assign Time_EQU=(HrH_EQU && HrL_EQU && MinH_EQU && MinL_EQU); /时间相等 assign ALARM_Clock=CtrlBell?(Time_EQU && (Second0=1'b1)&&_512Hz)|( Second0=1'b0)&&_1024HzIN): 1'b0; /若两时间相等则发出高低音交错的闹铃1024HzIN和512HzEndmodule，仿真结果：

25、图16 闹钟模块仿真截图 由以上的仿真截图可以清晰地看出当主时钟与闹钟设定的时间相等时，ALARM_Clock会输出1024HzIN和512Hz高低交错的脉冲，且会持续1分钟，这与设计预期相符，说明此模块是成功的。，模块符号图：自动整点报时模块的设计与仿真 此模块的设计思想为利用case语句将所有小时都包含进去，并且在相应小时的case通过赋值语句将相应应该响的声数定义好，从而实现了几点报几时的功能，考虑到要与整点报时的声音区分开来故选择了在偶数秒响。具体如下：，Verilog代码：/Complete_auto.vmodule Complete_auto (ALARM_Complete_aut

26、o,Hour,Minute,Second,_512Hz); input7:0 Hour,Minute,Second; input _512Hz; output ALARM_Complete_auto; reg ALARM_Complete_auto; always(Minute or Second) if(Minute=8'h00) case(Hour) 8'h01:ALARM_Complete_auto=(Second=8'h02)&&_512Hz;/1点是响1下 8'h02:ALARM_Complete_auto=(Second=8'

27、h02|Second=8'h04)&&_512Hz;/2点是响2下 8'h03:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06)&&_512Hz;/3点是响3下 8'h04:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08)&&_512Hz;/4点是响4下 8'h05:ALARM_Complet

28、e_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10)&&_512Hz;/5点是响5下 8'h06:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10 |Second=8'h12)&&_512Hz;/6点是响6下 8'h07:ALARM_Complet

29、e_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Second=8'h12|Second=8'h14)&&_512Hz;/7点是响7下 8'h08:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Second=8'h12|Second=8'h1

30、4|Second=8'h16)&&_512Hz;/8点是8下 8'h09:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Second=8'h12|Second=8'h14|Second=8'h16|Second=8'h18)&&_512Hz;/9点是响9下 8'h10:ALARM_Complete_auto=(Second=8'h02|

31、Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Second=8'h12|Second=8'h14|Second=8'h16|Second=8'h18 |Second=8'h20)&&_512Hz;/10点是响10下 8'h11:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Sec

32、ond=8'h12|Second=8'h14|Second=8'h16|Second=8'h18|Second=8'h20|Second=8'h22)&&_512Hz;/11点是响11下 8'h12:ALARM_Complete_auto=(Second=8'h02|Second=8'h04|Second=8'h06|Second=8'h08|Second=8'h10|Second=8'h12|Second=8'h14|Second=8'h16|Second=

33、8'h18|Second=8'h20|Second=8'h22|Second=8'h24)&&_512Hz;/12点是响12下 endcase else ALARM_Complete_auto=1'b0;endmodule，仿真结果：图17自动整点报时仿真（7点时）截图图18自动整点报时仿真（11点时）截图由以上仿真的截图可以看出，随便选取两个整点时刻7点和11点ALARM_Complete_auto都输出了相应的脉冲，7点时每隔一秒就会有512Hz的脉冲输出，相当于是响了7下，11点时也如此，有两仿真图可以看出仿真结果与实验预期相符得很

34、好，说明该模块是成功的。，模块符号图：触摸报时模块设计（未成功故不能仿真） 对于此模块,我设想的思路与自动整点报时相似,在按键按下时,启动另一个时钟,而此时钟的秒是以0开始计数的,故可调用自动整点报时来完成功能。在此就不把代码附上去了。模块符号图：主时钟模块的设计主时钟模块主要完成小时、分钟和秒的计时，调节分钟与小时，12和24进制时间的切换等功能。Verilog代码如下：/top_clock.vmodule top_clock(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey,_12OR24); input _1Hz,nCR,AdjMinkey,A

35、djHrkey,_12OR24; output7:0 Hour,Minute,Second; wire7:0 Hour,Minute,Second; wire7:0 Hour_12,Hour_24; supply1 Vdd; wire MinCP,HrCP; counter60 UT1(Second,nCR,Vdd,_1Hz); counter60 UT2(Minute,nCR,Vdd,MinCP); counter12 UT3(Hour_127:4,Hour_123:0,nCR,Vdd,HrCP); counter24 UT4(Hour_247:4,Hour_243:0,nCR,Vdd,Hr

36、CP); /完成12进制和24/进制的计数 _2to1MUX MU0(Hour,_12OR24,Hour_24,Hour_12);/选择显示的进制小时 assign MinCP=AdjMinkey?_1Hz:(Second=8'h59); assign HrCP=AdjHrkey?_1Hz:(Minute,Second=16'h5959);endmodule模块符号图：完整模块（顶层模块）的设计/Complete_top_Clock.v module Complete_top_Clock(LED_Hr,LED_Min,LED_Sec,ALARM,AMORPM,AMORPMCLO

37、CK,_1024HzIN,AdjHrkey,AdjMinkey, ALARM_Ctrl_Byhand,_12OR24,CtrlBell,Mode,nCR); input _1024HzIN; input nCR; output7:0 LED_Hr,LED_Min,LED_Sec; output AMORPM; output AMORPMCLOCK; wire7:0 LED_Hr,LED_Min,LED_Sec; wire _512Hz,_1Hz; wire _nCR; input AdjMinkey,AdjHrkey,_12OR24,ALARM_Ctrl_Byhand; /input SetH

38、rkey,SetMinkey; wire7:0 Hour,Minute,Second; wire7:0 Set_Hr,Set_Min; wire7:0 Minute_Byhand,Second_Byhand; supply0 _0; supply1 _1; wire7:0 Hour_temp,Minute_temp,Second_temp; wire ALARM_Radio; wire ALARM_Clock; wire ALARM_Complete_auto,ALARM_Complete_Byhand; output ALARM; input CtrlBell; input Mode; as

39、sign AMORPM=(Hour=8'h12)?(AMORPM):AMORPM; assign AMORPMCLOCK=(Set_Hr=8'h12)?(AMORPMCLOCK):AMORPMCLOCK;Divided_Frequency U0(_1Hz,_512Hz,nCR,_1024HzIN);/调用分频模块产生1Hz和512Hz的脉冲top_clock U1(Hour,Minute,Second,_1Hz,nCR,(Mode)&&AdjMinkey),(Mode)&&AdjHrkey),_12OR24);/调用主时钟模块Radio U2(A

40、LARM_Radio,Minute,Second,_1024HzIN,_512Hz);/调用仿电台报时BellU3(ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,(Mode&&AdjHrkey),(Mode&&AdjMinkey),AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell);/调用闹钟模块Complete_auto U4(ALARM_Complete_auto,Hour,Minute,Second,_512Hz);/调用自动整点报时模块/Complete_By

41、handU5(_1Hz,ALARM_Ctrl_Byhand,Minute_Byhand,_nCR);/Complete_Byhand U5 (Hour,Second,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand);/Complete_Byhand U5 (Hour,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand);assign ALARM=(ALARM_Radio|ALARM_Clock|ALARM_Complete_auto);/最终蜂鸣器输出_2to1MUX MU0(LED_Hr,Mode,Set

42、_Hr,Hour);_2to1MUX MU1(LED_Min,Mode,Set_Min,Minute);_2to1MUX MU2(LED_Sec,Mode,8'h00,Second);/选择显示主时钟还是设定的闹钟时间Endmodule模块符号图：引脚分配输入或输出变量分配的引脚号对应外设Hour759数码管6Hour658Hour554Hour453Hour352数码管5Hour251Hour150Hour049Minute748数码管4Minute647Minute539Minute438Minute337数码管3Minute236Minute135数码管3Minute030Sec

43、ond729数码管2Second628Second527Second425Second324数码管1Second223Second122Second021Ctrlbell19K8Mode18K7nCR17K6Alarm_Ctrl_Byhand11K4_12OR2410K3AdjHr9K2AdjMin8K1ALARM83蜂鸣器SPKAMORPM80LED7AMORPMCLOCK81LED8_1024Hz6时钟CLK0【汽车尾灯】汽车尾灯实际上是一个简单的状态机，利用状态机的方法设计如下：，Verilog代码：/ car_light.v 汽车尾灯模块module car_light(CP,brak

44、e,right,left,back,l1,l2,l3,l4,l5,l6,sta);input CP,brake,right,left,back;output l1,l2,l3,l4,l5,l6;output 3:0sta;reg l1,l2,l3,l4,l5,l6;reg 3:0 sta,c;reg ba;always(posedge CP)beginif (brake)beginif (right) /右转弯刹车beginl1<=1; l2<=1; l3<=1;if(c=4'h0) begin l4<=1; l5<=0; l6<=0; c<=

45、c+4'h1; end if(c=4'h1) begin l4<=0; l5<=1; l6<=0; c<=c+4'h1; endif(c>=4'h2) begin l4<=0; l5<=0; l6<=1; c<=4'h0; endsta<=4'h5;endelse if (left) /左转弯刹车beginl4<=1; l5<=1; l6<=1;if(c=4'h0) begin l1<=0; l2<=0; l3<=1; c<=c+4'h1; end if(c=4'h1) begin l1<=0; l2<=1; l3<=0; c<=c+4'h1; endif(c>=4'h2) begin l1<=1; l2<=0; l3<=0; c<